高速低相位噪声SMIC 0.18μm CMOS工艺锁相环设计

本文主要探讨了一种高性能、低相位噪声的锁相环（Phase-Locked Loop, PLL）的设计，发表于2008年天津大学学报第41卷第3期。该设计采用的是1.8伏特电压供电，基于SMIC的0.18微米CMOS工艺，这使得电路在保证高速度的同时，还注重了低相位噪声的特性，对于现代电子系统中的精密时钟同步至关重要。 设计的核心亮点是采用了环形压控振荡器（Ring Voltage-Controlled Oscillator, RVCO），这种结构相较于传统振荡器，能有效节省芯片面积和生产成本。RVCO在电路设计中起到了关键作用，它不仅提高了系统的整体效率，还减少了不必要的复杂性。 为了进一步降低电源噪声的影响，设计者引入了差分对输入形式的延时单元。这种设计策略有效地抑制了来自电源的噪声，提高了锁相环的稳定性。与传统的简单差分对反相器延时单元相比，作者巧妙地运用钳位管和正反馈管，使得输出节点电位的转换更为迅速，从而提升了锁相环的响应速度。 实验结果显示，当输入参考频率设定为20兆赫兹，电荷泵电流为40微安，带宽达到100千赫兹时，该锁相环能够稳定输出频率范围为797.1兆赫兹到1.272吉赫兹的时钟信号。值得注意的是，在中心频率500千赫兹的频偏条件下，锁相环的相位噪声已经减小到了惊人的-94.3分贝每赫兹（dBc/Hz），这是非常出色的性能指标，对于许多需要高精度定时的应用来说，如通信系统、雷达和数字信号处理等领域，这样的低相位噪声是非常关键的。 这项工作在高性能锁相环设计中展现了创新的思路和技术，特别是在噪声抑制和功耗优化方面，为后续的低功耗、高精度电子设备设计提供了有价值的参考。随着科技的发展，这种类型的锁相环设计将越来越受到重视，尤其是在追求更小尺寸、更低功耗和更高性能的电子系统中。