纳米尺度集成电路的串扰时延分析与测试技术

"本文提出了一种面向串扰时延效应的静态时序分析方法，用于集成电路测试。在纳米尺度下，串扰对电路时序的影响显著增加，导致潜在的电路运行失效。文章介绍的新方法通过考虑关键路径及其相关侵略线的子路径来分析多重耦合效应，使用'跳变图'数据结构记录信号变化时间，精确识别串扰噪声源，以及在考虑串扰延迟的情况下确定关键路径和最大的串扰减速子路径集合。该方法允许调整时间槽大小以平衡计算精度和运行效率。此外，它在精确源串扰路径时延故障模型的测试技术中的应用，包括耦合线对的选择和故障敏化。实验结果表明，该方法适用于大规模集成电路的串扰分析和测试，具有合理的运行时间。" 这篇论文探讨了在纳米级别集成电路中，由于特征尺寸的缩小，串扰（crosstalk）引起的时序延迟问题变得尤为重要。串扰是指相邻线路间的电容耦合导致信号传输的干扰，可能导致电路在运行时出现错误。为了确保集成电路的可靠性，必须准确而迅速地评估和测试由串扰导致的延迟效应。 作者提出了一个创新的路径为基础的静态时序分析技术，这个技术特别关注关键路径（Critical path）和传播信号的子路径，以分析多个串扰效应。新引入的“跳变图”（Transition map）数据结构记录所有可能的信号转换时间，帮助定位潜在的串扰噪声源。通过这种方式，可以在考虑串扰延迟的情况下，有效地找出关键路径及其受到最大串扰减速影响的侵略子路径集合。通过调整“跳变图”的时间槽大小，可以在保持计算精度的同时优化计算速度。 论文还讨论了这个静态时序分析方法在精确源串扰路径时延故障模型的测试技术中的应用，如选择耦合线对和敏感化故障的过程。在ISCAS89基准电路的实验中，该方法展示了其对大型电路串扰效应分析和测试的有效性，而且运行时间是可接受的。 这篇研究为纳米尺度集成电路的时序分析提供了一种新工具，有助于提升串扰效应的识别和测试效率，对于集成电路设计和测试领域具有重要的理论和实践价值。