Qualcomm QCA8337N 7口千兆交换芯片（含光口）F版datasheet

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"高通QCA8337N是一款7口1000M交换芯片，其中包含一个光口。该芯片的相关技术资料为2014年10月的F版datasheet。文档主要由高通Atheros公司提供，但请注意，自2016年6月起，该公司的一些资产，包括其大部分产品和服务，已转移至其母公司高通 Technologies, Inc.。因此，文档中提到的 Qualcomm Atheros, Inc. 应视为 Qualcomm Technologies, Inc.。此文档含有敏感信息，未经许可不得公开披露，并且只限于高通及其子公司的员工内部使用。" 高通QCA8337N是一款高性能的以太网交换芯片，设计用于提供高速的网络连接。这款芯片支持7个千兆速率的以太网端口，其中一个端口还具备光纤连接能力，这使得它在需要长距离、高速传输的环境中尤为适用。1000Mbps的速率确保了数据的快速传输，满足了现代家庭和企业对高带宽的需求。在硬件特性方面，QCA8337N可能具备以下特点： 1. 支持IEEE 802.3ab（1000BASE-T）和IEEE 802.3af（PoE+）标准，能够为连接的设备提供电力。 2. 集成了高级流量管理功能，如QoS（服务质量），确保关键数据流的优先级处理。 3. 具备端口镜像功能，便于网络监控和故障排查。 4. 自动协商功能，能自动适应连接设备的速度和双工模式。 5. 支持VLAN（虚拟局域网）以增强网络安全性与管理效率。 6. 可能包含硬件级的风暴控制，防止广播、组播或未知单播流量过度占用网络资源。软件层面，QCA8337N可能提供： 1. 基于硬件的RSS（接收端扩展）和TCP/UDP校验和卸载，减轻CPU负担，提高系统性能。 2. 高效的包处理能力，确保在网络负载高峰期仍能保持稳定运行。 3. 集成的ARP缓存和DHCP服务器功能，简化网络配置。此外，由于该文档标注为“Confidential and Proprietary”，这意味着其详细规格、性能指标、电路设计等核心技术信息可能并未公开。对于这些详细信息，用户通常需要通过官方渠道或授权途径获取。同时，未经授权的复制、分发或修改此文档是被严格禁止的，体现了高通对其知识产权的保护力度。高通QCA8337N是一款集成度高、功能强大的交换芯片，适用于需要高速、多端口网络连接的应用场景。然而，由于其文档的保密性质，更多具体的技术细节无法在此提供。如需了解更多，应咨询高通 Technologies, Inc. 或相关授权供应商。

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6 Package Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374

7 Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378

8 Top-Side Marking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379

9 Part Reliability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380

9.1 Reliability qualifications summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380

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Figures

Figure 1-1 QCA8337N block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

Figure 2-1 QCA8337N pinout diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

Figure 3-1 Read/write register command frame format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Figure 3-2 EEPROM programming format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

Figure 3-3 MDC/MDIO access format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

Figure 3-4 Operating power modes—802.3az LIP mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Figure 4-1 Power-on-reset timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

Figure 4-2 XTLI timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

Figure 4-3 MII timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Figure 4-4 1000BASE-T GMII timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

Figure 4-5 RMII timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

Figure 4-6 RGMII timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Figure 4-7 EEPROM interface timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Figure 4-8 MDIO timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Figure 6-1 148-pin DR-QFN package drawing (type1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374

Figure 6-2 148-pin DR-QFN package drawing (type2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376

Figure 8-1 QCA8337N top-side marking (industrial) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379

Figure 8-2 QCA8337N top-side marking (commercial) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379

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Tables

Table 2-1 Signal to pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

Table 2-2 Interface summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

Table 3-1 ARL table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Table 3-2 Reserved ATU entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

Table 3-3 Egress queue scheduling mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

Table 3-4 PORTx_WRR_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

Table 3-5 PORTx_PRI_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Table 3-6 PORTx_ING_RATE_CTRLx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Table 3-7 Ingress rate limit mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Table 3-8 Color mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Table 3-9 Priority mapping registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Table 3-10 PORTx_HOL_CRTLx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

Table 3-11 Egress queue remap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

Table 3-12 Ingress VLAN mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Table 3-13 802.1Q mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

Table 3-14 VLAN translation table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

Table 3-15 VLAN egress mode — tagging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Table 3-16 VLAN egress mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Table 3-17 VLAN table format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

Table 3-18 ACL patterns . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

Table 3-19 Action definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

Table 3-20 MAC pattern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

Table 3-21 MAC pattern mask . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

Table 3-22 IPv4 pattern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

Table 3-23 IPv4 mask . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

Table 3-24 IPv6 pattern 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

Table 3-25 IPv6 pattern 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Table 3-26 IPv6 pattern 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Table 3-27 IPv6 mask 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Table 3-28 IPv6 mask 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Table 3-29 IPv6 mask 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Table 3-30 Window pattern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

Table 3-31 Window pattern mask . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

Table 3-32 Enhanced MAC pattern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

Table 3-33 Enhanced MAC pattern mask . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

Table 3-34 Type definition for Atheros header . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

Table 3-35 Atheros header transmit format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

Table 3-36 Atheros header receive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

Table 3-37 Command format for read/write register using Atheros header . . . . . . . . . . . . . . . . 67

Table 3-38 MIB counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

Table 3-39 LED control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

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Table 3-40 LED rule default value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

Table 3-41 Basic NAT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

Table 3-42 NAPT entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

Table 3-43 Router MAC address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Table 3-44 ARP entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Table 3-45 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Table 4-1 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

Table 4-2 Recommended operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

Table 4-3 Total system power (1000BASE-T) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

Table 4-4 Driver DC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

Table 4-5 Receiver DC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

Table 4-6 Driver AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

Table 4-7 Power-on-strapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

Table 4-8 2.5V digital I/O DC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

Table 4-9 RGMII/GMII DC characteristics under 1.8V/1.5V . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

Table 4-10 External clock input characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

Table 4-11 Recommended crystal parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

Table 4-12 MII timing parameter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Table 4-13 1000BASE-T GMII timing parameter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

Table 4-14 RMII timing parameter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Table 4-15 RGMII timing parameter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Table 4-16 EEPROM interface timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Table 4-17 MDIO timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

Table 5-1 Register address space summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Table 5-2 Global control registers summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

Table 5-3 MASK_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

Table 5-4 PORT0_PAD_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

Table 5-5 PORT5_PAD_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

Table 5-6 PORT6_PAD_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

Table 5-7 PWS_REG bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

Table 5-8 GLOBAL_INT0 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

Table 5-9 GLOBAL_INT1 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

Table 5-10 GLOBAL_INT0_MASK bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

Table 5-11 GLOBAL_INT1_MASK bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

Table 5-12 MODULE_EN bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Table 5-13 MIB bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

Table 5-14 INTERFACE_HIGH_ADDR bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

Table 5-15 MDIO master control bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

Table 5-16 BIST_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Table 5-17 BIST_RECOVER bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Table 5-18 SERVICE_TAG bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

Table 5-19 LED_CTRL 0 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

Table 5-20 LED_CTRL1 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

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Table 5-21 LED_CTRL2 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Table 5-22 LED_CTRL3 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Table 5-23 GOL_MAC_ADDR0 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

Table 5-24 GLOL_MAC_ADDR1 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

Table 5-25 MAX_FRAME__SIZE bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

Table 5-26 PORT0_STATUS bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Table 5-27 PORT1_STATUS bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

Table 5-28 PORT2_STATUS bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

Table 5-29 PORT 3_STATUS bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Table 5-30 PORT4_STATUS bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Table 5-31 PORT 5_STATUS bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Table 5-32 PORT 6_STATUS bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

Table 5-33 HEADER_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

Table 5-34 PORT0_HEADER_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

Table 5-35 PORT1_HEADER_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

Table 5-36 PORT 2_HEADER_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

Table 5-37 PORT3_HEADER_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

Table 5-38 PORT4_HEADER_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

Table 5-39 PORT5_HEADER_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

Table 5-40 PORT6_HEADER_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Table 5-41 SGMII debug 1 register bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

Table 5-42 SGMII_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

Table 5-43 MAC_PWR_SEL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

Table 5-44 EEE control register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

Table 5-45 EEE_CTRL bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

Table 5-46 EEE_LOC_VALUE1 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

Table 5-47 EEE_REM_VALUE_1 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

Table 5-48 EEE_RES_VALUE_1 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

Table 5-49 EEE_LOC_VALUE_2 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

Table 5-50 EEE_REM_VALUE_2 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

Table 5-51 EEE_RES_VALUE_2 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

Table 5-52 EEE_LOC_VALUE_3 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

Table 5-53 EEE_REM_VALUE_3 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

Table 5-54 EEE_RES_VALUE_3 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

Table 5-55 EEE_LOC_VALUE_4 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

Table 5-56 EEE_REM_VALUE_4 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

Table 5-57 EEE_RES_VALUE_4 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

Table 5-58 EEE_LOC_VALUE_5 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

Table 5-59 EEE_REM_VALUE_5 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

Table 5-60 EEE_RES_VALUE_5 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

Table 5-61 Parser register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

Table 5-62 NORMALIZE_CTRL0 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

Table 5-63 NORMALIZE_CTRL1 bit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

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