SALPHOENIX
®
1A Series FPGA Libraries Guide for HDL Designs
2022.10 Confidential
UG910_1.2 www.anlogic.com 4
3 PH1_LOGIC_BUFG
PH1_LOGIC_BUFG
i
o
3.1 简介
PH1_LOGIC_BUFG 是 FPGA 内部具有高扇出的全局时钟缓冲器，延时和抖动小。常用于时钟网络和
其他高扇出的网路（如复位信号、时钟使能等）。可以将普通信号走线到 BUFG 上。
3.2 端口描述
Name
Direction
Width
Function
i
input
1
BUFG 输入端口
o
output
1
BUFG 输出端口
3.3 参数描述
无
3.4 使用方式
使用方式
是否支持
原语例化
是
IP Generator
否
3.5 Verilog 例化示例
PH1_LOGIC_BUFG u_ LOGIC_BUFG(
.o(o),
.i(i));
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