CMMB系统中LDPC译码器的FPGA实现

"基于CMMB传输系统的LDPC译码器设计与实现，利用LDPC码的结构特性，提出部分并行译码方法，并在FPGA上实现。" 本文主要探讨了基于CMMB（中国移动多媒体广播）传输系统的LDPC（低密度奇偶校验）译码器的设计与实现。LDPC码是一种高效的纠错编码技术，其性能接近信息论的香农限，因此在通信领域得到广泛应用。 CMMB标准中采用了规则的LDPC码，包括1/2和3/4两种码率。这两种码率的校验矩阵具有特定的结构：1/2码率的矩阵为4608×9216，由256个18×9216的行子矩阵组成，每个子矩阵的行重为6，可以通过循环移位恢复整个矩阵；3/4码率的矩阵则由256个9×9216的行子矩阵构成，行重为12。此外，行子矩阵和列子矩阵之间存在非零元素位置的对应关系，这为设计高效译码器提供了可能。 为了实现这一译码过程，文章提出了部分并行的译码结构。这种结构充分利用了LDPC校验矩阵的规律，尤其是行子矩阵和列子矩阵之间的对应关系，设计出了一种独特的存储器调用策略。通过这种方式，不仅可以复用RAM，还能够适应不同码率的需求，降低了硬件复杂度。 LDPC码的译码通常采用置信度传递解码算法，但该算法涉及到复杂的对数和指数运算。为简化运算，min-sum译码算法被引入，它通过近似方法将f(x)函数的对数和指数运算转化为乘法和比较运算，显著降低了计算量，使得硬件实现更加高效。 在实现阶段，这种部分并行的LDPC译码器被集成到了XILINX公司的VirtexIV FPGA系列的XC4VLX80型号芯片上。FPGA（现场可编程门阵列）因其高度的灵活性和并行处理能力，成为实现高速、低延迟译码的理想平台。 本文通过深入研究CMMB系统中LDPC码的特性，设计并实现了基于部分并行结构的LDPC译码器，旨在优化通信系统的误码率性能，同时降低硬件成本和复杂性。这种方法对于无线网络，特别是移动多媒体广播服务的可靠性和效率提升具有重要意义。