FPGA上的LDPC解码器:一项综合调查

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"A Survey of FPGA-Based LDPC Decoders" 这篇论文深入探讨了基于FPGA(Field-Programmable Gate Array,现场可编程门阵列)的低密度奇偶校验(Low-Density Parity Check,LDPC)解码器的设计关键因素,并对当前文献进行了广泛的回顾。LDPC解码器在通信系统中广泛应用,因其出色的错误校正性能和适合并行硬件实现而受到青睐。研究者们投入大量精力设计能充分利用FPGA灵活性、高速处理能力和并行性的LDPC解码器。 FPGA设备在设计原型和小批量生产设备制造方面具有优势,因为它们的在系统可编程性使得其成本效益远超ASIC(Application-Specific Integrated Circuit,专用集成电路)。然而,公开文献中发布的FPGA基LDPC解码器设计在设计选择和性能指标上存在很大差异,这使得对比分析变得困难。论文对140个已发表的设计(包括学术界和工业界的)进行了深入比较,分析了相关性能权衡,并指出了七个关键性能特征: 1. 处理吞吐量:衡量解码器在单位时间内可以处理的数据量。 2. 处理延迟:从接收到数据到完成解码所需的时间。 3. 硬件资源需求:解码器所需的逻辑资源,如逻辑单元、存储器等。 4. 错误校正能力:解码器能够纠正的错误程度或错误率。 5. 处理能量效率:解码器在执行任务时的功耗与性能之间的关系。 6. 带宽效率:解码器利用输入/输出带宽的能力。 7. 灵活性:解码器适应不同编码参数或操作条件的能力。 论文提供了一些建议,以促进未来设计的公平比较,并为改进FPGA基LDPC解码器的设计提供了机会。这些设计不仅涉及技术层面,还涵盖了算法优化、资源分配和架构创新等多个方面,旨在提升解码器的性能和效率。通过对这些性能特性的分析,研究人员和工程师能够更好地理解各种设计决策的影响,从而推动LDPC解码器技术的进一步发展。