预搜索面积优化BCH并行译码电路设计

"该文介绍了一种支持预搜索的面积紧凑型BCH并行译码电路，采用双路选通实现结构，适用于大容量存储设备中的数据纠错，尤其是在NandFlash存储器中。该电路利用Inversionless Berlekamp-Massey (IBM)算法，优化了BCH码的译码过程，减少了所需的硬件资源，提高了译码速度。" 在大容量存储设备，如NandFlash型存储器中，数据的可靠性至关重要。BCH（Bose-Chaudhuri-Hocquenghem）码是一种高效能的纠错编码技术，特别适合纠正随机错误而非突发错误。相较于Reed-Solomon (RS)码，BCH码在纠正相同数量错误时需要更少的校验位，从而节省存储空间，提高存储效率。 本文提出的BCH并行译码电路采用了创新的设计策略，以减小面积并提高性能。首先，电路采用双路选通实现结构，通过在输入端完成被纠码序列与有限域常量的乘法操作，简化了传统译码电路的复杂性。其次，为实现IBM算法，电路复用了有限域GF(2^n)上的二输入乘法器，通过多拍运算来压缩实现面积，从而在一轮迭代中处理更多数据。此外，设计了一个全组合逻辑预搜索模块，以加速对BCH截短码的搜索速度，进一步提升了译码效率。 预搜索功能使得该译码电路能够更快地定位和纠正错误，特别是在高数据吞吐量的环境中，这种特性显得尤为重要。据综合和静态时序分析，该译码器在80MHz工作频率下满足时序要求，对于512字节的信息元和8-bit纠错能力，其在0.18微米TSMC工艺库下仅需约14800门，实现了面积紧凑且关键路径短的目标。这种高效的BCH译码电路满足了大容量存储设备对数据可靠性和成本控制的需求。 关键词涉及的大容量存储、BCH码、IBM算法、预搜索和并行译码都是本文的核心概念。IBM算法是BCH码的一种无需求逆实现，简化了算法逻辑，而预搜索和并行译码则是提高译码速度的关键技术。该电路设计为大容量存储设备提供了解决数据错误的有效工具，同时也展现了在硬件资源受限的场景下优化译码性能的可能性。