基于RAM的QC-LDPC码新型编码器设计与硬件优化

本文主要探讨了一种新颖的基于随机存取存储器(RAMs)的系统级循环低密度奇偶校验(QC-LDPC)码编码器设计，由张文俊和陈黎明两位作者提出。他们针对传统的编码架构存在的局限性，尤其是移位寄存器在存储生成矩阵过程中可能消耗大量硬件资源和降低数据传输速率的问题，提出了一种创新性的解决方案。 在新的编码架构中，RAMs被巧妙地应用到系统中，不仅用于存储校验位，还作为地址指针来替代移位寄存器。这使得编码过程不再依赖于移位操作，而是通过读写RAM来实现。这种设计显著减少了硬件资源的需求，特别是移除移位寄存器后，可以减少电路的复杂性和面积占用。同时，由于数据处理方式的优化，编码过程中的数据吞吐量得以提升，提高了系统的整体效率。 Gallager在[1]中提出的低密度奇偶校验码因其优秀的性能和有效的解码算法而备受关注。然而，对于QC-LDPC码这种特殊的低密度奇偶校验码类型，其编码器设计一直以来都是研究的重点。本文的工作不仅提升了编码效率，还在硬件实现上找到了新的优化路径，这对于在可编程逻辑门阵列(FPGA)等硬件平台上实现高效编码器具有重要意义。 这项研究为QC-LDPC码编码器设计提供了一个新的、资源节约且性能优越的解决方案，对于提高编码器的实时性和能耗效率具有实际价值。通过将RAMs的优势与QC-LDPC码结构相结合，该工作对于推动低功耗、高速度的通信系统设计有着积极的推动作用。