RTL级别组合与顺序电路的故障建模

"Fault-Modeling-of-Combinational-and-Sequential-Cir" 随着超大规模集成电路（VLSI）设计的复杂度不断攀升，测试过程变得越来越困难和耗时。当前，故障模型主要用于门级或更低层次的数字电路测试。然而，这种低层次的故障模型增加了测试的复杂性，可能导致设计周期的延长。深亚微米技术的进步带来了新的缺陷类型，使得测试和故障检测面临更多挑战。为了减少制造成本和缩短市场投放时间，研究人员亟需发展高效的方法来检测和定位故障，同时加速设计流程。 本文关注的是在寄存器传输级（RTL）对数字电路进行故障建模和计算故障覆盖率。RTL是硬件描述语言（HDL）如Verilog或VHDL中的一个抽象层次，它描述了系统的行为和数据流，而不是具体的门级实现。在RTL层次进行故障建模有助于简化测试过程，因为它允许在更高层次上理解和分析电路行为，从而提高设计效率。 故障模型在VLSI测试中扮演着关键角色，它们能够模拟可能发生的各种失效模式，包括开路、短路、粘性故障等。这些模型帮助设计者评估电路的可靠性，并生成有效的测试向量来暴露潜在问题。在组合逻辑和顺序电路中，这两种类型的故障可能以不同的方式表现，需要针对性的故障模型来覆盖所有可能的故障情况。 对于组合电路，故障可能影响逻辑门的输入和输出，导致错误的逻辑状态传播。而在顺序电路中，故障可能会影响触发器、存储元件以及控制逻辑，导致状态机的错误行为，如状态跳转错误、时序问题等。在RTL层进行故障建模可以更好地捕获这些高级别的行为错误，而不仅仅是简单的逻辑错误。 错误注入是一种常用的故障分析技术，它涉及在设计中故意引入错误，然后观察系统如何响应。通过这种方法，可以评估设计对错误的鲁棒性，并确定可能的故障源。在RTL级别进行错误注入能够更方便地模拟真实环境中的各种故障场景，这对于功能安全性和系统可靠性评估至关重要。 这篇论文提出了在寄存器传输级进行组合逻辑和顺序电路的故障建模，旨在提高测试效率并减少设计周期。通过这种方法，设计师能够更快地识别和修复潜在问题，从而提高VLSI设计的质量和可靠性。同时，该工作强调了在高级设计层次进行测试的重要性，这在当前快速发展的半导体行业中具有重要意义。