SPCB技术实现低延时处理器直连PCS设计

"基于SPCB的处理器直连低延时PCS设计实现，通过引入同源相位补偿缓冲技术，解决了传统PCS层导致的高延迟问题，适用于延迟敏感的SERDES接口。采用定制的SPCB，单通道32 Gb/s速率下，传输延时仅为10 ns，远低于传统方案，达到Intel QPI和AMD HT接口的延时水平。此PCS架构已应用于多款国产处理器，支持28 nm/16 nm/7 nm工艺，有助于提升国产芯片的直连性能和自主可控性。" 在高速数据传输领域，SERDES技术扮演着至关重要的角色，它利用串行化和解串行化的机制，实现了高带宽、低功耗和强抗干扰的数据传输。然而，传统的物理编码子层(PCS)由于包含弹性缓冲、编码解码等复杂功能，使得整体传输延时显著增加，这在处理器直连等延迟敏感的应用场景中成为瓶颈。 本研究提出了一种创新的PCS架构，该架构的核心是同源相位补偿缓冲(SPCB)技术。SPCB旨在减少PCS层中的延时，通过优化数据处理流程，实现高吞吐率和超低延时。在单通道32 Gb/s的速率下，发送和接收路径的总延时仅为10 ns，这个数值大约是常规PCS解决方案的一半，与Intel的QuickPath Interconnect (QPI)和AMD的HyperTransport (HT)接口的延时相当，满足了高性能计算和数据中心中处理器直连所需的低延迟要求。 该PCS架构的灵活性体现在它可以适应不同的物理通道数N，从而实现带宽的扩展。同时，由于其设计考虑了28 nm/16 nm/7 nm的先进半导体工艺，因此可以有效地在不同工艺节点上实现，确保了在保持低延迟的同时，还能跟上集成电路技术的发展步伐。 在实际应用中，这种基于SPCB的PCS架构已被成功应用于多款国产处理器的直连接口，为我国的芯片产业提供了自主可控的低延迟解决方案，打破了对国外接口技术的依赖，增强了国产芯片在高性能计算领域的竞争力。同时，这种低延时的PCS设计也为未来更高速度的处理器接口和更复杂的数据中心互连提供了基础。 这项工作在SERDES技术领域取得了重大突破，降低了处理器直连的延时，提升了系统的整体性能，对于推动国产芯片技术和计算机系统的快速发展具有重要意义。