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这是一篇关于 DDR3 SDRAM IP core 的设计向导,出自飞思卡尔,为了实现 PCB 的灵活
设计,我们可以采用合适的拓扑结构简化设计时的板级关联性。
飞思卡尔强烈推荐系统/板级工程师在 PCB 制板前进行设计验证,包括信号完整性、时
序等等。
1 设计检查表
如表 1,罗列了 DDR 设计检查清单,推荐逐一检查,并在最右侧作出决策。
表 1 DDR3 检查清单
是否最优化了①终端匹配电阻值、②信号线拓扑、③走线长度等?这些项目
最好通过仿真进行优化!
假如在 DDR 和控制器间应用了 ODT(on-die termination)技术,那么在数据
总线上就不需要额外的终端匹配电阻了。
DDR 分组要求如下:
■ 数据组:MDQS(8:0), (8:0),MDM(8:0),MDQ(63:0),MECC(7:0)
■ 地址/命令组:MBA(2:0),MA(15:0), ,,
■ 控制组: (3:0),MCKE(3:0),MODT(3:0)
■ 时钟组:MCK(5:0), (5:0)
数据组走线共计 72 位(64bit + 8bit ECC<ECC 是 Error Checking and Correcting
的简写,即是错误检查和纠正,这种技术多用在服务器中>)。有些产品可能
只有 32 位数据线并且、MCKE 和 MODT 也少一些。有些产品包含支持
DIMMs 注册的信号线 MAPAR_OUT 和,其中 MAPAR_OUT 应归
类为地址/命令组,作为一个异步信号。
所有 DDR 芯片信号的终端匹配方案是否满足 AC 参数(电平、转换速率、过
冲和下冲等)。
终端匹配方案
设计者应该采用主流的终端匹配方案,像商业电脑主板那样的设计,ODT 终端匹配被应用在
数据总线上,地址/命令和控制线也应通过电阻连接到 VTT。当然,其它的终端匹配也是有
效的,但最好通过仿真来验证,确保信号质量满足要求。
终端匹配电阻的选择,其功耗是否满足芯片制造商的要求。
功耗计算 Power =
x RT
假如数据线组增加了外部终端匹配电阻,请查看数据线组是否与其他 DDR3
信号组远离/隔离。
注:因为在 DDR3 数据组中通常优先选用内部 ODT 终端匹配,额外电阻是不
需要的。当然,假如不用 ODT 电阻,那么就需要增设外部电阻器了。
请查看 VTT 电阻 RT 布局是否正确,RT 终端电阻应该直接连接到 DDR 总线末端
和 VTT 电源平面上。
DDR 芯片的时钟线是否设置了差分终端匹配(DIMM 模块常用这种匹配方
式),一般终端匹配电阻选取 100 ~ 120Ω 。