三星K7K3218T2C与K7K3236T2C芯片规格及注意事项

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本文档主要介绍了三星(K7K3218T2C)芯片的相关规格和技术特性，该芯片是针对高速存储解决方案设计的。文档标题表明了它包含1Mx36位宽和2Mx18位宽的DDR II内存接口，以及一个带有CIOb2的SRAM（静态随机存取存储器）。这是三星电子的产品系列，修订日期为2008年8月，版本为1.3。在技术规格方面，36Mb DDR II+SRAM组合表示这款芯片提供36兆比特的DDR II内存，具有较高的数据传输速度和容量，适用于对性能有较高要求的应用场景。CIOb2可能是Command Input/Output Buffer的缩写，可能涉及到内存控制器中的缓冲区，以优化数据处理效率。文档还强调了三星电子保留更改产品或规格的权利，这意味着用户应该随时关注最新的信息，以防有任何改动。同时，文档提供的所有信息不构成任何知识产权许可，且是在"按现状"基础上提供，不附带任何形式的保证或保修。值得注意的是，该芯片采用165FBGA封装，符合RoHS（Restriction of Hazardous Substances）标准，这是一种旨在减少电子产品中特定有害物质使用的国际标准。此外，文档特别指出，三星产品并非设计用于生命支持、医疗设备等关键应用，也不是军事或国防采购的首选，因为这些领域通常需要额外的安全性和特殊条款。为了获取关于三星产品的最新更新或更多信息，用户应联系最近的三星办事处。总体而言，这份文档为SAMSUNG-K7K3218T2C芯片的技术细节提供了基础参考，对于理解其在电子系统设计中的应用及其限制至关重要。

1Mx36 & 2Mx18 DDRII+ CIO b2 SRAM

K7K3236T2C

K7K3218T2C

- 4 -

Rev. 1.3 August 2008

PIN CONFIGURATIONS(TOP VIEW) K7K3236T2C(1Mx36)

Notes : 1. * Checked No Connect(NC) pins are reserved for higher density address, i.e. 10A for 72Mb, 2A for 144Mb .

2. BW

0 controls write to DQ0:DQ8, BW1 controls write to DQ9:DQ17, BW2 controls write to DQ18:DQ26 and BW3 controls write to DQ27:DQ35.

1 2 3 4 5 6 7 8 9 10 11

A CQ NC/SA* SA R/W BW2 K BW1 LD SA NC/SA* CQ

B NC DQ27 DQ18 SA BW3 KBW0 SA NC NC DQ8

C NC NC DQ28 V

SS SA NC SA VSS NC DQ17 DQ7

D NC DQ29 DQ19 VSS VSS VSS VSS VSS NC NC DQ16

E NC NC DQ20 VDDQ VSS VSS VSS VDDQ NC DQ15 DQ6

F NC DQ30 DQ21 VDDQ VDD VSS VDD VDDQ NC NC DQ5

G NC DQ31 DQ22 V

DDQ VDD VSS VDD VDDQ NC NC DQ14

H Doff VREF VDDQ VDDQ VDD VSS VDD VDDQ VDDQ VREF ZQ

J NC NC DQ32 VDDQ VDD VSS VDD VDDQ NC DQ13 DQ4

K NC NC DQ23 VDDQ VDD VSS VDD VDDQ NC DQ12 DQ3

L NC DQ33 DQ24 V

DDQ VSS VSS VSS VDDQ NC NC DQ2

M NC NC DQ34 VSS VSS VSS VSS VSS NC DQ11 DQ1

N NC DQ35 DQ25 VSS SA SA SA VSS NC NC DQ10

P NC NC DQ26 SA SA QVLD SA SA NC DQ9 DQ0

R TDO TCK SA SA SA NC SA SA SA TMS TDI

PIN NAME

Notes:

1. When ZQ pin is directly connected to V

DD output impedance is set to minimum value and it

cannot be connected to ground or left unconnected

2. Not connected to chip pad internally.

3. K, K

can not be set to VREF voltage.

SYMBOL PIN NUMBERS DESCRIPTION NOTE

K, K

6B, 6A Input Clock

QVLD 6P Q Valid output

CQ, CQ

11A, 1A Output Echo Clock

Doff 1H DLL Disable

SA 3A,9A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R Address Inputs

DQ0-35

2B,3B,11B,3C,10C,11C,2D,3D,11D,3E,10E,11E,2F,3F

11F,2G,3G,11G,3J,10J,11J,3K,10K,11K,2L,3L,11L

3M,10M,11M,2N,3N,11N,3P,10P,11P

Data Inputs Outputs

R/W

Read, Write Control Pin, Read active

when high

Synchronous Load Pin, bus Cycle

sequence is to be defined when low

0, BW1,BW2, BW3 7B,7A,5A,5B Block Write Control Pin,active when low

REF 2H,10H Input Reference Voltage

ZQ 11H Output Driver Impedance Control Input 1

DD 5F,7F,5G,7G,5H,7H,5J,7J,5K,7K Power Supply ( 1.8 V )

VDDQ 4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L Output Power Supply ( 1.5V )

4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,

4M-8M,4N,8N

Ground

TMS 10R JTAG Test Mode Select

TDI 11R JTAG Test Data Input

TCK 2R JTAG Test Clock

TDO 1R JTAG Test Data Output

2A,10A,1B,9B,10B,1C,2C,6C,9C,1D,9D,10D,1E,2E,9E,

1F,9F,10F,1G,9G,10G,1J,2J,9J,1K,2K,9K

1L,9L,10L,1M,2M,9M,1N,9N,10N,1P,2P,9P,6R

No Connect 2

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