弄了好长时间 vhdl,一直对 testbench 很迷惑。前几天静下心来好好看了下资料,终于会
写简单的 testbench 了。
六进制计数器的代码
[c-sharp]view plaincopy
1. libraryieee;
2. useieee.std_logic_1164.all;
3. useieee.std_logic_arith.all;
4. --useieee.std_logic_unsigned.all;
5.
6. entitycnt6is
7. port
8. (clr,en,clk:instd_logic;
9. q:outstd_logic_vector(2downto0)
10. );
11. endentity;
12.
13. architecturertlofcnt6is
14. signaltmp:std_logic_vector(2downto0);
15. begin
16. process(clk)
17. --variableq6:integer;
18. begin
19. if(clk'eventandclk='1')then
20. if(clr='0')then
21. tmp<="000";
22. elsif(en='1')then
23. if(tmp="101")then
24. tmp<="000";
25. else
26. tmp<=unsigned(tmp)+'1';
27. endif;
28. endif;
29. endif;
30. q<=tmp;
31. --qa<=q(0);
32. --qb<=q(1);
33. --qc<=q(2);
34. endprocess;
35. endrtl;