夏宇闻教授的Verilog HDL数字逻辑设计详解

《夏宇闻数字逻辑设计》是由夏宇闻编著的一本专著，针对电子和计算机类专业的高级学生及在数字系统设计领域工作的工程师。该书主要关注的是如何将复杂的算法通过硬件描述语言（Verilog HDL）进行设计、仿真和综合，这是进入90年代后在先进工业国家如美国逐渐普及的技术。 本书以算法和计算为核心，从基本概念出发，引导读者将算法分解为简单的操作步骤，然后通过硬线逻辑电路，即ASIC或FPGA实现。Verilog HDL是一种专门用于描述硬件功能的语言，它在本书中扮演了关键角色，提供了Top-Down设计方法，这种方法强调自顶向下地设计电路，从整体结构开始逐步细化到具体组件。 全书共分为十个章节，包括对数字信号处理、计算、程序、算法和硬线逻辑的基础介绍，以及对Verilog HDL的详细介绍，从基本语法到不同抽象层次的模型构建。此外，还涉及基本运算逻辑、数据流动控制逻辑、有限状态机和可综合风格的Verilog HDL应用，甚至还包含了一个简化的RISC CPU设计实例，展示了实际的设计过程。 每个章节都配有思考题，旨在加深读者对所学概念和方法的理解。附录中提供了符合IEEE 1364-95标准的Verilog HDL语法中文译本，方便读者查阅。该书适合对数字电路基础、C语言编程有基础，并且对信号处理有一定了解的读者，特别是那些希望掌握硬线数字逻辑电路与系统设计技术的专业人员。 书中大量的例题涵盖了从简单到复杂的设计风格，不仅帮助读者理解和掌握基本概念，还能提升他们在实际项目中的设计能力，特别适用于实时数字信号处理（DSP）电路系统的开发。《夏宇闻数字逻辑设计》是一本实用的教材和参考资料，对于提高数字逻辑设计技能具有重要的指导价值。