数控分频器设计与测频控制信号发生器

"实验二 数控分频器的设计 - 学习如何设计、分析和测试数控分频器，使用QuartusII8.0设计平台和EDA实验开发系统，通过计数器、锁存器和清零信号实现频率测量。" 在本实验中，我们关注的是数控分频器的设计，这是一种电子电路，它能够将输入信号的频率分频为预设比例的输出频率。实验的主要目标是理解并掌握分频器的设计、分析和测试过程。为了实现这一目标，我们需要使用到PC机、QuartusII8.0设计软件以及EDA实验开发系统。 实验原理主要基于频率测量的基本原理。要准确测量信号频率，需要一个持续1秒的输入脉冲作为计数许可信号。一旦计时结束，计数值会被锁存，并且计数器会被清零，为下一轮计数做好准备。这些操作由测频控制信号发生器TESTCTL负责，其输出的计数使能信号CNT_EN产生1秒脉宽的周期性信号，同步控制频率计的计数器（如CNT10）的ENA使能端。当CNT_EN为高时，计数器开始计数；为低时，计数停止并保存当前值。 在停止计数期间，锁存信号LOAD的上升沿用于将计数器的值在前1秒内锁存到锁存器REG4B中。这确保了显示的计数值稳定，不会因周期性清零而闪烁。随后，清零信号RST_CNT对计数器执行清零操作，为下一次计数周期做准备。整个工作流程可以通过时序图清晰地展示出来。 实验步骤包括： 1. 确保软件的正确安装和激活。 2. 在QuartusII中创建新工程。 3. 输入并编译设计代码。这段代码中，我们看到一个实体（ENTITY ex9）定义了输入和输出信号，如时钟（clk）、输入数据（d）和输出信号（pfull, fout）。接着，定义了一个架构（ARCHITECTURE behv），其中包含一个进程（PROCESS），用于处理时钟信号和计数过程。 在代码中，有一个可变变量cnt8用于存储计数状态，当时钟上升沿到来时，如果cnt8达到特定条件，将触发某些操作，如计数的增加或输出的更新。这部分具体的逻辑实现需要根据完整的代码来理解和分析。 这个实验提供了一个实际操作的平台，让学生深入理解数控分频器的工作原理，以及如何通过硬件描述语言（如VHDL）来实现这样的逻辑功能。通过这样的实践，学生可以提高数字系统设计和频率测量的能力。