Lab2 PB17000002 古宜民 v11: 异步读+同步写二维寄存器文件实现

本资源是关于Lab2_PB17000002_古宜民_v11的实验或设计文档，主要关注的是一个名为“register_file”的模块实现。该模块是一个用于存储和处理数据的结构，利用Verilog语言设计，适用于基于时钟周期的操作。核心功能包括： 1. **Register File**: - 该模块使用组合逻辑设计了两个异步读取端口（通过`ra0`和`ra1`输入地址，`rd0`和`rd1`输出对应寄存器的数据），允许在没有时钟边沿的情况下独立访问寄存器。 - 同时，它还包含一个同步写入端口，通过`wa`、`we`和`wd`信号进行操作。当`we`为高电平且`wa`不为全零时，会将`wd`值写入到相应位置。 2. **二维数组寄存器**: - 使用`regfile[31:0]`数组表示一个宽度为32位的“二维数组”寄存器，即每个元素独立可寻址，类似于一个大容量的一维数组。 3. **代码实现**: - Verilog代码展示了模块的结构，定义了输入输出信号以及内部寄存器`regfile`。`initial`块用于预加载数据到`regfile`数组，而`always @(posedge clk)`部分负责在时钟上升沿处理写入操作。 4. **仿真过程**: - 仿真模块`register_file_simu`被实例化，通过连接各个输入和输出信号，如`clk`、`ra0`、`ra1`等，进行模拟测试。 - 仿真过程中，首先设置初始状态，包括清零时钟和寄存器，然后逐步改变地址和数据，观察写入和读取操作的效果。比如，`wa=1`时写入`32'hff`，`wa=2`时写入错误数据`32'hee`，验证写入操作及错误处理。 5. **输出结果与观察**: - 仿真结果显示了对寄存器的读取操作，如`rd0`和`rd1`的值，以及可能产生的错误处理，如无效地址或非法数据写入后的输出。 总结来说，Lab2_PB17000002_古宜民_v11是一个简单的Verilog设计，重点在于理解和实现一个基于时钟的register file，适用于存储和处理并行数据流，同时涉及基本的硬件编程和模拟测试。这个项目有助于学生理解数字逻辑设计中的数据存储结构和同步/异步操作。