AD7705/7706 模拟前端转换器：中文资料详解

AD7705

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"AD7705 是一款专用于低频测量的高性能模拟前端，提供2/3通道的配置，具备16位无丢失代码精度。它能够接收直接来自传感器的低电平输入信号，并转化为串行数字输出。该器件利用Σ-∆转换技术，结合增益可编程的模拟调制器前端，能够处理各种输入信号范围。通过内部数字滤波器，用户可以调整滤波器截止点和输出更新速率，以适应不同的应用需求。 AD7705是一款双通道全差分模拟输入的芯片，而AD7706则有3个伪差分输入通道。两者都配备了一个差分基准输入。在5V电源和2.5V基准电压下，它们可以处理从0到+20mV到0到+2.5V的单极性输入，以及±20mV到±2.5V的双极性输入。如果电源电压降至3V，基准电压为1.225V，它们则能处理0到+10mV到0到+1.225V的单极性信号，以及±10mV到±1.225V的双极性信号。 AD7705/7706设计用于与智能系统、微控制器和基于DSP的系统集成，其串行接口支持三线配置，如SPI、QSPI、MICROWIRE和DSP兼容模式。通过串行输入口，用户可以编程设置增益值、信号极性以及更新速率。此外，设备内置的自校准和系统校准功能有助于消除增益和偏移误差。由于采用CMOS工艺，AD7705/7706在功耗方面表现出色，正常工作时的功耗较低，而在待机模式下，功耗进一步降低至20μW（典型值）。这两款芯片提供16脚DIP、16脚SOIC和16脚TSSOP封装选项，适用于多种应用场景。主要特性包括： - AD7705：两个全差分输入通道 - AD7706：三个伪差分输入通道 - 高达16位的精度，非线性误差低至0.003% - 可编程增益前端，增益范围从1到128 - 串行接口兼容多种标准 - 内置模拟输入缓冲 - 工作电压范围：2.7V至3.3V或4.75V至5.25V - 低功耗设计，在3V电压下最大功耗仅为1mW - 待机模式下功耗极低 AD7705和AD7706是适用于各种低频测量应用的高效、灵活的模拟到数字转换器，尤其适合需要高精度和低功耗要求的系统。"

资源详情

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T+

1.4/3 V min/V max

T-

0.8/1.4 V min/V max

T+

-V

T-

0.4/0.8 Vmin/Vmax

仅 SCLK( 施密特触发输入 ) VDD = 3V NOMINAL

T+

1/2.5 Vmin/Vmax

T-

0.4/1.1 Vmin/Vmax

T+

-V

T-

0.375/0.8 Vmin/Vmax

仅 MCLK IN VDD=5V NOMINAL

INL

, 输入低电平 0.8 Vmax

INL

, 输入高电平 3.5 Vmin

仅 MCLK IN VDD=3V NOMINAL

INL

, 输入低电平 0.4 Vmax

INL

, 输入高电平 2.5 Vmin

逻辑输出 ( 包括 MCLK OUT)

, 输出低电平 0.4 V max ISINK=800 μ

AExceptforMCLKOUT.12VDD=5V

, 输出低电平 0.4 V max ISINK=100 μ

AExceptforMCLKOUT.12VDD=3V

, 输出高电平 4 V min ISOURCE=200 μ

AExceptforMCLKOUT.12VDD=5V

, 输出高电平 VDD — 0.6 V min ISOURCE=100 μ

AExceptforMCLKOUT.12VDD=3V

浮空态漏电流 ± 10 μ A max

浮空态输出电容 13 9 pF typ

数据输出编码二进制单极性模式

偏移二进制码双极性模式

系统校准

正满标度校准 Limit14 (1.05 × V

REF

)/GAIN Vmax 增益为所选 PGA 增益 (1 ～ 128)

负满标度校准 Limit14 -(1.05 × V

REF

)/GAIN Vmax 增益为所选 PGA 增益 (1 ～ 128)

偏移校准 Limit14 -(1.05 × V

REF

)/GAIN Vmax 增益为所选 PGA 增益 (1 ～ 128)

输入范围 15 (0.8 × V

REF

)/GAIN Vmin 增益为所选 PGA 增益 (1 ～ 128)

(2.1 × V

REF

)/GAIN Vmax 增益为所选 PGA 增益 (1 ～ 128)

功耗

电压 +2.7 ～ +3.3 Vmin ～ Vmax For Specified Performance

电源电流 16 Digital I/Ps=0V 或

.ExternalMCLKINandCLKDIS=1

0.32 mA max BUFBit=O.f

CLKIN

=1MHz. 增益为 1 ～ 128

0.6 mA max BUFBit=1.f

CLKIN

=1MHz. 增益为 1 ～ 128

0.4 mA max BUFBit=O.f

CLKIN

=2.4576MHz. 增益为 1 ～ 4

0.6 mA max BUFBit=O.f

CLKIN

=2.4576MHz. 增益为 8 ～ 128

0.7 mA max BUFBit=O.f

CLKIN

=2.4576MHz. 增益为 1 ～ 4

1.1 mA max BUFBit=1.f

CLKIN

=2.4576MHz. 增益为 8 ～ 128

VDD 电压 +4.75 ～ +5.25 Vmin ～ Vmax ForSpecifiedPerformance

电源电流 16 Digital I/Ps=0V 或 VDD.External MCLK IN 和

CLKDIS=1.

0.45 mA max BUF 位 =0.f

CLKIN

=1MHz. 增益为 1 ～ 128

0.7 mA max BUF 位 =1.f

CLKIN

=1MHz. 增益为 1 ～ 128

0.6 mA max BUF 位 =0.f

CLKIN

=2.4576MHz. 增益为 1 ～ 4

0.85 mA max BUF 位 =0.f

CLKIN

=2.4576MHz. 增益为 8 ～ 128

0.9 mA max BUF 位 =1.f

CLKIN

=2.4576MHz. 增益为 1 ～ 4

1.3 mA max BUF 位 =1.f

CLKIN

=2.4576MHz. 增益为 8 ～ l128

待机（掉电）电流 17 16 μ A max External MCLKIN=0V 或 VDD.VDD=5V. 见图 9

8 μ A max External MCLKIN=0V 或 VDD.VDD=3V

Power Supply Rejection 18 见注 19 dB typ

注释：

1.B 级温度范围为 -40 ℃ ～ +85 ℃ 。

2. 这些数据是按最初设计的产品发布的。

3. 一次校准实际上是一次转换，因此这些误差就是表 1 和表 3 所示转换噪声的阶数。这适用

于在期望的温度下校准后。

4. 任何温度条件下的重新校准将会除去这些漂移误差。

5. 正满标度误差包括零标度误差（ Zero-Scale Error ）（单极性偏移误差或双极性零误差），

且既适用于单极性输入范围又适用于双极性输入范围。

6. 满标度漂移包括零标度漂移（单极性偏移漂移或双极性零漂移）且适用于单极性及双极性

输入范围。

7. 增益误差不包括零标度误差，它被计算为满标度误差 —— 对单极性范围为单极性偏移误

差，而对双极性范围为满标度误差 —— 双极性零误差。

8. 增益误差漂移不包括单极性偏移漂移和单极性零漂移。当只完成了零标度校准时，增益误

差实际上是器件的漂移量。

9. 共模电压范围：模拟输入电压不超过 VDD+30mV ，不低于 GND-30mV 。电压低于 GND-200m V

时，器件功能有效，但在高温时漏电流将增加。

10. 这里给出的 AIN(+) 端的模拟输入电压范围，对 AD7705 来说，是指相对于 AIN(-) 端的电

压；对 AD7706 而言是指 COMMON 输入端。输入模拟电压不应超过 VDD+30mV, 不应低于 GND-30mV 。

GND-200mV 的输入电压也可采用，但高温时漏电流将增加。

11.VREF=REFIN(+) － REFIN(-) 。

12. 只有当加载一个 CMOS 负载时，这些逻辑输出电平才适用于 MCLKOUT 。

13.+25 ℃ 时测试样品，以保证一致性。

14. 校准后，如果模拟输入超过正满标度 , 转换器将输出全 1, 如果模拟输入低于负满标度，

将输出全 0 。

15. 在模拟输入端所加校准电压的极限不应超过 VDD+30mV 或负于 GND-30mV 。

16. 当用晶体或陶瓷谐振器作为器件的时钟源时（通过 MCLK 引脚）， VDD 电流和功耗随晶体

和谐振器的类型而变化（见 “ 时钟和振荡器电路 ” 部分）。

17. 在等待模式下，外部的主时钟继续运行， 5V 电压时等待电流增加到 150 μ A ， 3V 电压时

增加到 75 μ A 。当用晶体或陶瓷谐振器作为器件的时钟源时，内部振荡器在等待模式下继续运

行，电源电流功耗随晶体和谐振器的类型而变化（参看 “ 等待模式 ” 一节）。

18. 在直流状态测量，适用于选定的通频带。 50Hz 时， PSRR 超过 120dB （滤波器陷波为 25H z

或 50Hz ）。 60Hz 时， PSRR 超过 120dB （滤波器陷波为 20Hz 或 60Hz ）。

19.PSRR 由增益和 VDD 决定，如下：

增益 1 2 4 8 ～ 128

VDD=3V 86 78 85 93

VDD=5V 90 78 84 91

2.3

2.3 定时参数

定时参数

（ V

=+2.7V ～ +5.2V ； GND=0V ； f

CLKIN

=2.4567MHz ；输入逻辑 0=0V ，逻辑 1=V

除非另有说明）

参数限制 T

MIN

， T

MAX

(B 版 ) 单位条件 / 注释

fCLKI3,4N 400 kHz min Master Clock Frequency:Crysta IO scillator

or Externally Supplied

2.5 MHz max For Specified Performance

tCLKINLO 0.4 × tCLKIN ns min 主时钟输入低时间 .t

CLKIN

=1/f

CLKIN

tCLKINHI 0.4 × tCLKIN ns min 主时钟输入高时间

t1 500 × tCLKIN ns mon

————

DRDY

High Time

t2 100 ns min RESET 脉冲宽度

读操作

t3 0 ns min

————

DRDY

到

——

建立时间

t4 120 ns min

——

的下降沿到 SCLK 上升沿建立时间

t55 0 ns min SCLK 下降沿到数据有效 Delay

80 ns max VDD=+5V

100 ns max VDD=+3.0V

t6 100 ns min SCLK 高电平宽度

t7 100 ns min SCLK 低电平宽度

t8 0 ns min

——

CS 的上升沿 SCLK 上升沿保持时间

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