EDA/SOPC技术实验教程：从基础到高级设计

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"EDA技术实验讲义是针对电子信息类本科生的一份教学资料，主要涵盖了EDA（电子设计自动化）和SOPC（System On a Programmable Chip，可编程系统集成）技术的实验内容。这份讲义由陕西科技大学电气与信息工程学院编撰，旨在通过一系列的实践项目，帮助学生掌握EDA工具的使用，特别是Quartus II，以及VHDL语言在数字系统设计中的应用。实验内容包括基础的组合逻辑和时序逻辑电路设计，到复杂的信号发生器、频率计、状态机、数据采集系统、D/A和A/D转换器、移位寄存器、乘法器、锁相环、DDS等设计，还涉及到了FPGA在电机控制和图像显示等方面的应用，以及电子设计竞赛的赛题实例。" EDA技术实验讲义详细介绍了多个实验项目，旨在提升学生的动手能力和理论知识结合的实际操作技能。例如： 1. 使用Quartus II设计基础电路，包括组合电路和时序电路，帮助学生熟悉软件操作和数字逻辑设计。 2. 异步清零和同步时钟使能的加法计数器设计，让学生理解异步和同步控制信号的作用。 3. 7段数码显示译码器和8位数码扫描显示电路，涉及译码和驱动技术。 4. 数控分频器和移位寄存器设计，涉及数字信号处理和频率控制。 5. VHDL状态机和A/D采样控制电路，介绍硬件描述语言VHDL的应用。 6. 乐曲硬件演奏电路和乒乓球游戏电路，展示了FPGA在娱乐系统中的应用。 7. 循环冗余校验(CRC)模块设计，涉及到数据校验和通信领域的知识。 8. 嵌入式锁相环(PLL)和直接数字式频率合成器(DDS)设计，是高频信号处理的重要技术。此外，讲义还涵盖了FPGA在电机控制（如步进电机细分驱动和直流电机PWM控制）和图像显示（如VGA控制器设计）方面的应用，以及PS/2键盘鼠标控制的电子琴模块设计，这些都体现了FPGA在实际工程问题中的广泛应用。通过这些实验，学生不仅能学习到基本的EDA工具使用，还能深入理解数字系统设计的原理，掌握现代电子系统设计的核心技术，为未来从事电子工程领域的工作打下坚实的基础。同时，电子设计竞赛的赛题实例则鼓励学生将所学知识应用于创新实践，提高问题解决能力。

WHEN 6 => SG <= "1111101"; WHEN 7 => SG <= "0000111";

WHEN 8 => SG <= "1111111"; WHEN 9 => SG <= "1101111";

WHEN 10 => SG <= "1110111"; WHEN 11 => SG <= "1111100";

WHEN 12 => SG <= "0111001"; WHEN 13 => SG <= "1011110";

WHEN 14 => SG <= "1111001"; WHEN 15 => SG <= "1110001";

WHEN OTHERS => NULL ;

END CASE ;

END PROCESS P3;

END;

(3) 实验内容1：说明例5-19中各语句的含义，以及该例的整体功能。对该例进行编辑、编译、综合

适配、仿真，给出仿真波形。实验方式：若考虑小数点，SG的8个段分别与PIO49、PIO48、…、

PIO42（高位在左）、BT的8个位分别与PIO34、PIO35、…、PIO41（高位在左）；电路模式不限，引

脚图参考附录图12。将GW48EDA系统左下方的拨码开关全部向上拨，这时实验系统的8个数码管构成

图5-20的电路结构，时钟CLK可选择clock0，通过跳线选择16384Hz信号。引脚锁定后进行编译、下载

和硬件测试实验。将实验过程和实验结果写进实验报告。

(4) 实验内容2：修改例5-19的进程P1中的显示数据直接给出的方式，增加8个4位锁存器，作为显示

数据缓冲器，使得所有8个显示数据都必须来自缓冲器。缓冲器中的数据可以通过不同方式锁入，如来

自A/D采样的数据、来自分时锁入的数据、来自串行方式输入的数据，或来自单片机等。

1-6. 数控分频器的设计

(1) 实验目的：学习数控分频器的设计、分析和测试方法。

(2) 实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不

同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与

预置数加载输入信号相接即可，详细设计程序如例5-20所示。

(3) 分析：根据图5-21的波形提示，分析例5-20中的各语句功能、设计原理及逻辑功能，详述进程

P_REG和P_DIV的作用，并画出该程序的RTL电路图。

图5-21 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns)

(4) 仿真：输入不同的CLK频率和预置值D，给出如图5-21的时序波形。

(5) 实验内容1：在实验系统上硬件验证例5-20的功能。可选实验电路模式1（参考附录图3）；键

2/键1负责输入8位预置数D(PIO7-PIO0)；CLK由clock0输入，频率选65536Hz或更高(确保分频后落在音

频范围)；输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试：改变键2/键1的输入值，可听到不

同音调的声音。

(6) 实验内容2：将例5-20扩展成16位分频器，并提出此项设计的实用示例，如PWM的设计等。

(7) 思考题：怎样利用2个由例5-20给出的模块设计一个电路，使其输出方波的正负脉宽的宽度分别

由两个8位输入数据控制？

(8) 实验报告：根据以上的要求，将实验项目分析设计，仿真和测试写入实验报告。

【例5-20】

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY DVF IS

PORT ( CLK : IN STD_LOGIC;

D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

FOUT : OUT STD_LOGIC );

END;

ARCHITECTURE one OF DVF IS

SIGNAL FULL : STD_LOGIC;

BEGIN

P_REG: PROCESS(CLK)

VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);

BEGIN

IF CLK'EVENT AND CLK = '1' THEN

IF CNT8 = "11111111" THEN

CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8

FULL <= '1'; --同时使溢出标志信号FULL输出为高电平

ELSE CNT8 := CNT8 + 1; --否则继续作加1计数

FULL <= '0'; --且输出溢出标志信号FULL为低电平

END IF;

END PROCESS P_REG ;

P_DIV: PROCESS(FULL)

VARIABLE CNT2 : STD_LOGIC;

BEGIN

IF FULL'EVENT AND FULL = '1' THEN

CNT2 := NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反

IF CNT2 = '1' THEN FOUT <= '1'; ELSE FOUT <= '0';

END IF;

END PROCESS P_DIV ;

END;

1-7. 32位并进/并出移位寄存器设计

仅用例5-8一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二

进制数进行不同方式移位的移位寄存器。这个电路模型十分容易用到CPU的设计中。

1-8. 在QuartusII中用原理图输入法设计8位全加器

(1) 实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，

并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

(2) 实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即

将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以

按照6.1节的方法来完成。

(3) 实验内容1：按照6.1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编

译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。键1、键

2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum和cout。

(4) 实验内容2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并

完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1（附录图3）；键 2、键1输入8位加数

键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout。

(5) 实验报告：详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给

出加法器的时序分析情况；最后给出硬件测试流程和结果。

1-9. 在QuartusII中用原理图输入法设计较复杂数字系统

(1) 实验目的：熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化

设计技术和数字系统设计方法。完成8位十进制频率机的设计。

(2) 原理说明：利用6.2节介绍的2位计数器模块，连接它们的计数进位，用4个计数模块就能完成一

个8位有时钟使能的计数器；对于测频控制器的控制信号，在仿真过程中应该注意它们可能的毛刺现象

最后按照6.2节中的设计流程和方法即可完成全部设计。

(3) 实验内容：首先完成2位频率计的设计，然后进行硬件测试，建议选择电路模式2；数码2和1显

示输出频率值，待测频率F_IN接clock0；测频控制时钟CLK接clock2，若选择clock2 = 8Hz，门控信号

CNT_EN的脉宽恰好为1秒。然后建立一个新的原理图设计层次，在此基础上将其扩展为8位频率计，

仿真测试该频率计待测信号的最高频率，并与硬件实测的结果进行比较。

(4) 实验报告：给出各层次的原理图、工作原理、仿真波形图和分析，详述硬件实验过程和实验结

果。

1-10. 用QuartusII设计正弦信号发生器

（1）实验目的：进一步熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。

（2）实验原理：参考本章相关内容。

（3）实验内容1：根据例7-4，在Quartus II上完成正弦信号发生器设计，包括仿真和资源利用情况

了解（假设利用Cyclone器件）。最后在实验系统上实测，包括SignalTap II测试、FPGA中ROM的在系

统数据读写测试和利用示波器测试。最后完成EPCS1配置器件的编程。

【例7-4】正弦信号发生器顶层设计

LIBRARY IEEE; --正弦信号发生器源文件

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY SINGT IS

PORT ( CLK : IN STD_LOGIC; --信号源时钟

DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );--8位波形数据输出

END;

ARCHITECTURE DACC OF SINGT IS

COMPONENT data_rom --调用波形数据存储器LPM_ROM文件：data_rom.vhd声明

PORT(address : IN STD_LOGIC_VECTOR (5 DOWNTO 0);--6位地址信号

inclock : IN STD_LOGIC ;--地址锁存时钟

q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );

END COMPONENT;

SIGNAL Q1 : STD_LOGIC_VECTOR (5 DOWNTO 0); --设定内部节点作为地址计数器

BEGIN

PROCESS(CLK ) --LPM_ROM地址发生器进程

BEGIN

IF CLK'EVENT AND CLK = '1' THEN Q1<=Q1+1; --Q1作为地址发生器计数器

END IF;

END PROCESS;

u1 : data_rom PORT MAP(address=>Q1, q => DOUT,inclock=>CLK);--例化

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zhangzx99

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