"SystemVerilog 3.1a 语言参考手册"
SystemVerilog 是一种强大的硬件描述语言，广泛用于系统级验证和设计。在数组这一关键概念上，它区分了压缩数组（compressed arrays）和非压缩数组（uncompressed arrays）。
压缩数组的主要特点是它们允许将向量细分为可独立访问的子域，同时保持在内存中的连续存储。这种特性对于FPGA设计尤其有用，因为它们可以有效地映射到硬件资源。当处理压缩数组时，数组作为一个整体被视为一个单一的向量，如果该数组被声明为有符号的，那么这个单一向量也被认为是有符号的，尽管其单独的元素默认是无符号的，除非它们的类型明确声明为有符号。压缩数组可以是任意长度的整数类型，如尺寸为 48 的压缩数组实际上由 48 位组成，可以直接参与 48 位算术运算。其最大尺寸可能会有限制，但至少应支持 65536（即2^16）长度。
压缩数组的元素可以是单位整数数据类型，如 bit、logic、reg、wire 等，或者递归包含其他压缩数组和压缩结构体。但是，具有预定义宽度的整数类型，如 byte、shortint、int、longint 和 integer，不能直接声明为压缩数组，尽管它们可以被视为一维的压缩数组，其索引从右向左编号，最右侧的索引为0。
非压缩数组则更为灵活，它们可以由任何类型组成，包括变量类型、对象句柄和事件。SystemVerilog 3.1a 对非压缩数组的功能进行了扩展，增强了其在固定尺寸上的处理能力。
在数据类型方面，SystemVerilog 包括了整数、逻辑、实数、时间和字符串等多种类型，每种类型都有详细的语法和操作。例如，整数数据类型包括 integral 类型、两态和四态数据类型，以及有符号和无符号数据。此外，还有 real 和 shortreal 数据类型、void 类型、chandle 类型、string 类型等。String 类型提供了多种方法，如 len()、putc()、getc() 等，用于字符串的处理。
数组类型是 SystemVerilog 中的重要部分，包括单维度和多维度数组，它们可以有不同的索引和分片方式，还有一系列的数组查询函数。动态数组则允许在运行时确定数组大小，提供了更大的灵活性。
SystemVerilog 3.1a 提供了丰富的数据结构和类型系统，使得设计者能够精确地描述复杂的硬件行为和验证环境。压缩和非压缩数组的选择取决于设计需求，它们在存储和访问效率上有所不同，适应了不同的硬件实现和仿真场景。
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