"FPGA与数字系统设计：实验六 7段数码显示译码器设计"

本实验的目的是熟悉ISE系列软件的设计流程和基本工具使用，学习7段数码显示译码器设计以及学习VHDL的CASE语句应用。在译码器设计中，常用的小规模专用IC只能进行十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以需要使用译码程序在FPGA/CPLD中实现16进制数的译码显示。本实验中，采用的是共阴数码管，不考虑小数点的发光管。 在实验中，我们需要使用Spartan 3E开发板进行操作。 实验步骤如下： 步骤1：创建ISE工程 首先，在桌面上选择ISE9.1图标启动ISE软件。在Project Navigator界面中，选择File→New Project打开新建工程向导，按照提示进行工程设置，包括工程名称、保存路径、目标设备以及设备速度等。 步骤2：添加源文件 在Project Navigator界面中，右键单击Sources下的工程名，选择Add Source，然后在弹出的对话框中选择VHDL文件，导入实验所需的源文件。 步骤3：进行综合 在Project Navigator界面中，右键单击Sources下的工程名，选择New Source，选择Synthesis，然后按照提示进行综合设置。完成设置后，右键单击工程名，选择Run Synthesis开始综合。 步骤4：进行实施 在Project Navigator界面中，右键单击Sources下的工程名，选择New Source，选择Implementation，然后按照提示进行实施设置。完成设置后，右键单击工程名，选择Run Implementation开始实施。 步骤5：下载到开发板 在Project Navigator界面中，右键单击工程名，选择Configure Target Device，将设计下载到Spartan 3E开发板上。 在实验过程中，我们学习了ISE系列软件的设计流程和基本工具的使用方法，掌握了7段数码显示译码器的设计，以及VHDL的CASE语句的应用。通过实验，我们成功实现了利用译码程序在FPGA/CPLD上显示十六进制数的功能。 总之，本实验为我们提供了一个综合应用所学知识的机会，通过实际操作，我们对FPGA与数字系统设计有了更深入的理解，并且掌握了相关工具的使用方法。这将为我们以后的学习和工作提供良好的基础。