Logos FPGA时钟资源详解与用户指南

"Logos系列FPGA时钟资源（Clock）用户指南.pdf" 本文档是紫光同创电子有限公司发布的关于Logos系列FPGA时钟资源的用户指南，旨在帮助用户理解和利用该系列FPGA中的时钟系统。文档涵盖了从时钟输入到时钟输出的各个部分，包括时钟树、PLL（锁相环）、时钟分频器等关键组件的详细信息。 一、总体介绍 Logos系列FPGA提供了强大的时钟资源，其中包括两类clock tree结构。第一类由global clock和regional clock组成，第二类是io clock tree。PGL22G FPGA被划分为6个区域，每个区域由12个global clock和4个regional clock构成。这些时钟树和mux的组合为设计提供了灵活的时钟分配方案。 二、详细介绍 1. 时钟输入 - 专用时钟输入：用于提供外部直接输入到FPGA的时钟信号。 - PLL参考时钟输入：为PLL提供基准时钟，可以是晶振或其他时钟源。 - PLL反馈输入：用于控制PLL的锁定状态和频率。 2. GLOBALCLOCK 全局时钟树负责在整个芯片内提供低延迟、低抖动的时钟信号。每个区域有多个全局时钟，以确保整个设计的同步性。 3. REGIONALCLOCK 区域时钟树则根据区域划分提供局部时钟，适应不同部分的时钟需求。 4. IOCLOCK 输入/输出时钟树，与IO端口相关，通常需要通过IOCLK Divider进行时钟分频。 5. PLL - PLL顶层框图展示了PLL的基本架构，包括输入、输出和内部控制模块。 - 端口列表列出了PLL的输入和输出端口，如CLKIN、CLKFB等。 - 参数列表提供了PLL配置的详细参数，如增益、分频系数等。 - PLL功能概述阐述了PLL在频率合成、相位位移、时钟切换等方面的作用。 - 时钟自动切换功能允许在满足一定条件时自动切换输入时钟源。 - PLL输出时钟频率编程允许用户根据设计需求设定输出时钟频率。 - PLL相位位移功能用于调整输出时钟的相位，以满足时钟同步或相位对齐的需求。 - PLL可编程Duty Cycle提供了调整输出时钟占空比的能力。 - PLL输出时钟gate功能允许在特定条件下关闭或开启时钟输出。 - Divider输出级联允许多个PLL输出时钟进行级联分频。 三、图目录 图1描绘了PGL22G FPGA的时钟架构，图2和图3则展示了时钟输入、IOCLKDELAY的应用示例以及GTP_IOCLKDE的结构。 这份用户指南详尽地介绍了Logos系列FPGA的时钟资源，提供了丰富的设计指导，对于理解和优化FPGA设计中的时钟管理至关重要。通过充分利用这些时钟资源，设计师能够实现高效、低功耗且性能优良的FPGA设计方案。