FPGA进位链实现的32通道高精度时间数字转换器

"基于进位链的多通道时间数字转换器(2013年)，作者：潘维斌，龚光华，李荐民，发表于《清华大学学报(自然科学版)》，ISSN1000-0054，2013年第53卷第10期，CN11-2223/N，文献标志码：A" 时间数字转换器（Time-to-Digital Converter，TDC）是将模拟信号的时间间隔转换为数字值的关键部件，常用于精确测量时间间隔或脉冲宽度。本文重点探讨了一种基于现场可编程门阵列（Field-Programmable Gate Array，FPGA）的进位链结构的TDC设计，这种设计方法能够在低成本硬件平台上实现高精度的时间测量。 在TDC的设计中，进位链结构是核心部分，它决定了转换的精度和速度。进位链由一系列逻辑门组成，如触发器和传递门，用于存储和传递数字信息。作者研究了器件的进位链结构对TDC精度的影响，发现其结构设计和参数优化对于减少延迟不匹配至关重要，这直接影响到最终的测量精度。 此外，作者还探讨了内核电压和环境温度对TDC性能的影响。内核电压的波动会改变逻辑门的工作速度，从而影响时间间隔的测量；而温度变化则可能引起电路延迟的变化，进一步影响测量精度。为了解决这些问题，文章提出了一种独立的自标定机制，通过这个机制，TDC可以在运行过程中动态校正这些影响，以保持其测量的稳定性。 在Cyclone II系列FPGA上实现了32通道的时间数字转换模块，表明该设计具有良好的扩展性和并行处理能力。测试结果显示，所有通道的TDC性能一致，达到了25 ps的均方根测量精度，远优于35 ps的信号周期测量精度和45 ps的脉宽测量精度。这种高精度、高密度和低成本的设计方案，为许多需要精确时间测量的应用提供了实用的解决方案，如高能物理实验、核医学成像设备等。 该研究为FPGA上的TDC设计提供了新的思路，通过优化进位链结构、考虑实际工作环境因素并引入自标定机制，实现了高精度和经济实惠的时间测量系统。这对于需要在有限预算下提高时间分辨率的项目来说，具有重要的实践意义。