Verilog HDL实现单周期MIPS-Lite1处理器设计与测试

本项目旨在使用Verilog HDL语言完成一个单周期MIPS-Lite1处理器的设计。MIPS-Lite1指令集包括addi、addiu、slt、jal、jr等指令，其中addi指令需支持溢出检测，溢出标志会写入寄存器$30的最低位。该处理器设计遵循单周期结构，主要由数据通路（由PC、NPC、GPR、ALU、EXT、IM和DM等模块组成）和控制器两部分构成。数据通路部分，IM（指令存储器）容量为1KB，采用8位字节，DM（数据存储器）同样为1KB，遵循小端序访问方式。 设计过程中，开发者需要参考提供的数据通路架构图（图1），但鼓励创新，从功能划分角度优化设计。代码存储在code.txt文件中，每个指令占4行，以文本形式表示二进制编码。在构建指令存储器IM模型时，需实现文件读取指令的功能。 为了代码的清晰度，建议使用宏定义并组织在合适的头文件中。程序计数器PC初始化值为0x0000_3000，以便与MARS模拟器的内存配置匹配。测试程序将通过MARS生成，按照特定的内存配置模式（图3）进行测试。 项目要求严格遵循给定的接口定义，需要实现至少3个特定模块的设计，并保持原有名称、端口和信号定义不变。测试目标包括充分测试所有指令（至少40条以上，覆盖MIPS-Lite1指令集的每一条至少一次），以及至少包含一次函数调用，由于jal和jr这类函数相关的指令较复杂，对它们的测试尤为重要。 这个项目不仅涉及Verilog HDL编程，还包括系统级的设计、文件处理和测试策略，对理解MIPS-Lite1指令集、数据通路设计以及软件与硬件交互有较高要求。开发者需要具备扎实的数字逻辑设计基础和良好的编程习惯，才能成功完成这个单周期处理器的开发工作。