UltraScale架构SelectIO资源用户指南

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"ug571-ultrascale-selectio简体中文" Xilinx的UltraScale架构SelectIO资源用户指南UG571(v1.12)是2019年8月28日发布的中文版文档，它详细阐述了在UltraScale架构FPGA中使用的SelectIO技术。SelectIO是Xilinx FPGA中的一种高级I/O技术，旨在提供灵活的信号调理功能，以适应各种不同的I/O标准和应用需求。文档中的修订历史记录了多次更新，包括对内容的改进和新增特性。例如，在1.12版本中，对"UltraScale架构简介"进行了更新，增加了DQS_BIAS的相关信息；在"VARIABLE模式"部分，添加了关于延迟速率寄存器和VT补偿的注释；在附录B中，新增了《Zynq UltraScale+ RFSoC数据手册：简介》作为参考资料。在1.11版本中，文档对"SelectIO接口资源"进行了更新，特别是LVDS_PRE_EMPHASIS和EQUALIZATION属性的介绍，以及针对Vivado Design Suite 2019.1.1的说明。此外，还在"SelectIO接口逻辑资源"章节中，添加了CE端口和LOAD端口的注释，更新了TX_DELAY_VALUE属性的Count模式，并对图2-29中的I/O配置进行了调整。在1.10版本中，文档对"LVDS和LVDS_25"进行了更新，同时澄清了组件原语的端口描述，修改了IDELAYCTRL的COUNT模式复位序列，明确了EN_VTC的使用，并对RXTX_BITSLICE的EN_VTC进行了明确，还修正了IS_CLK_INVERTED/IS_RST_DLY_INVERTED属性，同时强调了延迟抽头的上限为8，延迟更改范围为1到8次抽头。这个文档对于理解如何在Xilinx UltraScale FPGA设计中有效利用SelectIO接口至关重要，涵盖了从基本的I/O资源介绍到复杂的延迟设置和信号调节，为工程师提供了详尽的指导。通过阅读此文档，开发者可以学习如何配置SelectIO以满足特定的应用需求，优化系统性能，并确保与不同外部设备的兼容性。

UltraScale 架构 SelectIO 资源 16

UG571 (v1.12) 2019 年 8 月 28 日 china.xilinx.com

第 1 章： SelectIO 接口资源

SelectIO 管脚供电电压

CCO

电源是 I/O 电路的主电源。表 1-77 中的 V

CCO

(V) 列显示了每个受支持的 I/O 标准的 V

CCO

要求，还显示了输入和

输出以及可选内部差分终端电路的 V

CCO

要求。

特定 HP I/O bank 的所有 V

CCO

管脚必须连接到开发板上相同的外部供电电压，因此，该 I/O bank 内的所有 I/O 的 V

CCO

电平必须相同。 V

CCO

电压必须符合已分配给此 I/O bank 的 I/O 标准的要求。

注意！错误的 V

CCO

电压可能会导致功能丧失或损坏器件。

在 HR I/O bank 中，如果 I/O 标准电压要求为 ≤ 1.8V，而应用的 V

CCO

电压为 ≥2.5V，则器件将自动进入过压保护模式。

使用正确的 V

CCO

电压电平重新配置器件可恢复正常运行。

REF

带差分输入缓存的单端 I/O 标准需要输入参考电压 (V

REF

)。如果 I/O bank 中需要 V

REF

，可将专用 V

REF

管脚作为 V

REF

供

电输入（外部），或者使用内部生成的 V

REF

（INTERNAL_VREF 或 V

REF

扫描（仅限 HP I/O bank））。使用

INTERNAL_VREF 约束即可启用内部生成的参考电压。如需了解有关此约束的更多信息，请参阅第 46 页的“SelectIO 接

口属性和约束”。

重要提示：在 I/O 标准需输入参考电压并使用内部生成的 V

REF

（INTERNAL_VREF 或 V

REF

扫描）的 bank 中，请使用

500Ω 或 1KΩ 电阻将 V

REF

管脚连接至 GND。

在 I/O 标准无需输入参考电压的 bank 中，请使用 500Ω 或 1KΩ 电阻将专用 V

REF

管脚连接至 GND，或使其保持浮动。

HP I/O bank 中提供了内部 V

REF

扫描功能，以适应工艺变化或系统考虑因素。

CCAUX

全局辅助 (V

CCAUX

) 供电轨主要用于为器件内部各个块的互联逻辑供电。在 I/O bank 中，V

CCAUX

还用于为某些 I/O 标准

的输入缓存电路供电。其中包括部分不高于 1.8V 的单端 I/O 标准，以及部分 2.5V 标准（仅限 HR I/O bank）。此外，

CCAUX

供电轨还为大多数差分 I/O 标准和 V

REF

I/O 标准中使用的差分输入缓存电路供电。

UltraScale 器件数据手册 [参照 2] 中描述了电源要求，包括上电和断电顺序。

CCAUX_IO

辅助 I/O (V

CCAUX_IO

) 供电电压轨用于为 I/O 电路供电。 V

CCAUX_IO

只能按 1.8V 标准供电。

CCINT_IO

这是 I/O bank 的内部电源。连接至 V

CCINT

供电电压轨。

配置期间及配置后的 I/O 状态

UltraScale 器件具有专用于 I/O bank 0 中包含的配置功能的管脚。在 bank 65 （多功能配置 bank）中也有称为多功能

或多用途管脚的 I/O 管脚，可用于配置并在配置完成后转换为可编程 I/O 管脚。此外，在配置具有多个超级逻辑区域

(SLR) 的器件期间， bank 60 和 bank 70 中的管脚具有与多功能管脚相似的限制。即使这些 bank 并非配置 bank，也同

样适用这些限制。

在配置期间，除了用于配置的 bank （bank 0 和 bank 65）以及前述具有多个 SLR 的器件中的 bank 60 和 bank 70 外，

所有其它 bank 中的 I/O 驱动均为三态。在配置过程中（直到应用设置接管为止），所有 HP I/O bank 都使用默认设

置：IOSTANDARD = LVCMOS18、 SLEW = FAST 且 DRIVE = 12 mA。 HR I/O bank 中的对应设置为 IOSTANDARD =

LVCMOS25、 SLEW = FAST 且 DRIVE = 12 mA。配置后，未配置的 I/O 具有三态驱动，并且焊盘为弱下拉。

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UltraScale 架构 SelectIO 资源 17

UG571 (v1.12) 2019 年 8 月 28 日 china.xilinx.com

第 1 章： SelectIO 接口资源

如果器件中的 bank 65 （所有器件）和 bank 70 （仅限具有多个 SLR 的器件）为 HR I/O bank 并根据 V

CCO

为 ≤1.8V 的

要求进行配置，那么当输入绑定到 0 或浮动并且配置电压为 ≥2.5V 时，在配置期间输入可按 0-1-0 方式转换为互联逻

辑。如需了解更多详情，请参阅《UltraScale 架构配置用户指南》 (UG570) [参照 4]。

在配置序列期间（在上电和断言 INIT_B 配置信号有效之间），具有多个 SLR 的 UltraScale （非 UltraScale+）器件可在

从 SLR 中的 I/O 上临时启用弱上拉功能。在某些开发板上，这可能会导致在从 SLR 中的 I/O 上发生不希望的 0-1-0 转

换。建议将在配置期间对 0-1-0 转换敏感的从 SLR 中的任何 I/O 管脚连接到主 SLR 中的 I/O，或将 1kΩ 或更大的外部

下拉电阻连接至管脚。

DCI - 仅在 HP I/O bank 中可用

引言

随着器件占用空间的增大和系统时钟速度的加快， PC 开发板的设计和制造变得越来越困难。随着边缘速率越来越快，

保持信号完整性成为一个关键问题。 PC 开发板走线必须正确端接，以避免反射或环路。

为了端接走线，原先一般会添加电阻，以使输出和/或输入的接收器或驱动的阻抗与走线的阻抗相匹配。但随着器件

I/O 的数量增加，在器件管脚附近增加电阻会增加开发板面积和组件数量，实际中在某些情况下无法实现。为了解决这

些问题并实现更好的信号完整性，赛灵思开发了数控阻抗 (DCI) 技术。

根据 I/O 标准， DCI 可以控制驱动的输出阻抗，也可以在接收器处添加并联终端，目的是精确匹配传输线的特性阻抗。

DCI 会主动调整 I/O 内部的这些阻抗，以校准至布局在 VRP 管脚上的外部精密参考电阻。这样即可补偿由于工艺变化

而引发的 I/O 阻抗变化。它还可以连续调节阻抗以补偿温度和供电电压波动的变化。许多设计要求使用多个 DCI 参考

VRP 管脚。在这些情况下，每个 VRP 管脚都需要一个专用参考电阻。

重要提示：对于所有 DCI I/O 标准，外部参考电阻 (R

VRP

) 应为 240Ω.

对于具有受控并联终端的 I/O 标准，DCI 为接收器提供了并联终端。这样即可使开发板不再需要终端电阻，降低开发板

布线难度并减少组件数量，并通过消除短截线反射来改善信号完整性。当终端电阻距离传输线末端太远时，会发生短

截线反射。借助 DCI，，终端电阻可尽可能靠近输出驱动或输入缓存，从而消除短截线反射。对于受控并联终端，终端

电阻的确切值由 ODT 属性确定。对于受控阻抗驱动，确切的驱动终端值由 OUTPUT_IMPEDANCE 属性确定。 DCI 仅在

HP I/O bank 中可用。 DCI 在 HR I/O bank 中不可用。

DCI 在每个 I/O bank 中使用一个多用途参考 VRP 管脚来控制驱动的阻抗或该 bank 中所有 I/O 的并联终端值。

重要提示：使用 DCI 标准时， VRP 管脚必须通过参考电阻端接到 GND。电阻值应为 240Ω。

要在设计中实现 DCI，请执行以下操作：

1. 在 HP I/O bank 中分配 DCI I/O 标准之一（请参阅表 1-3）。

2. 将 VRP 多功能管脚连接到与 GND 绑定的精密电阻 (240Ω)。

3. 使用 ODT 属性为具有受控并联终端的所有适用 I/O 设置所需的终端值。使用 OUTPUT_IMPEDANCE 属性为具有受

控阻抗驱动的所有适用 I/O 设置终端值。

如果同一 I/O bank 列中有多个 I/O bank 正在使用 DCI，则可通过将内部 VRP 节点级联，使整个 I/O 列中所有 I/O bank

只需一个 VRP 管脚连接到精密电阻即可。该选项称为 DCI 级联，如 “DCI 级联”中所述。本节还描述了如何确定 I/O

bank 是否共享同一 I/O bank 列。如果 bank 中未使用 DCI I/O 标准，则 VRP 管脚可作为标准 I/O 管脚使用。

《UltraScale 和 UltraScale+ FPGA 封装和管脚产品规格》 (UG575) [参照 3] 中提供了详细的管脚说明。

DCI 可通过选择开启或关闭 I/O 中的电阻来调整 I/O 的阻抗。调整在器件启动过程中开始。默认情况下，DONE 管脚在

阻抗调整过程的第一部分完成之后才会转变为高电平 (High)。

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UltraScale 架构 SelectIO 资源 18

UG571 (v1.12) 2019 年 8 月 28 日 china.xilinx.com

第 1 章： SelectIO 接口资源

DCI 校准可以通过例化 DCIRESET 原语来复位。在器件运行时，将 RST 输入切换到 DCIRESET 原语会复位 DCI 状态机并

重新启动校准过程。在来自 DCIRESET 块的 LOCKED 输出断言有效之前，使用 DCI 的所有 I/O 都不可用。对于从器件上

电到达成额定工作条件的过程中，温度和/或供电电压发生显著变化的应用，该功能很实用。

对于受控阻抗输出驱动，驱动终端的确切值由 OUTPUT_IMPEDANCE 属性确定。对于支持并联终端的 I/O 标准，DCI 会

产生戴维南等效值，或相当于 V

CCO

/2 电压电平的拆分终端电阻，或相当于 V

CCO

电压电平的单终端电阻。拆分终端电

阻的值由 ODT 属性确定。对于 POD 和 HSUL 标准， DCI 支持端接到 V

CCO

的单终端。终端电阻的值由 ODT 属性确定。

Match_cycle 配置选项

Match_cycle 是一个配置选项，可以在器件配置序列末尾暂停启动序列，直到 DCI 逻辑与外部参考电阻完成首次匹配

（校准）为止。该选项有时也称为 DCI

匹配

。

DCIUpdateMode 配置选项

DCIUpdateMode 配置选项可覆盖 DCI 电路执行阻抗更新（以与 VRP 参考电阻匹配）的频率的控制。在赛灵思实现工

具中，该选项默认为 ASREQUIRED。 DCIUpdateMode 配置选项的设置为：

• ASREQUIRED：在器件初始化时进行初始阻抗校准，并在整个器件运行过程中根据需要进行动态阻抗调整（默认

值）。

• QUIET：在器件初始化时执行一次阻抗校准，或者对于包含 DCIRESET 原语的设计，每次在该原语上断言 RST 管脚

有效时，都执行阻抗校准。

建议：强烈建议将 DCIUpdateMode 选项保留为默认值 ASREQUIRED，以便允许 DCI 电路正常运行。

DCIRESET 原语

DCIRESET 是一个赛灵思设计原语，提供了在设计正常运行期间执行 DCI 控制器状态机复位的功能。当

DCIUpdateMode 设置为 QUIET （请参阅“DCIUpdateMode 配置选项”）或在“某些 bank 对 DCI 的特殊要求”中概述的情

况下，在设计中需要此原语。如需了解有关 DCIRESET 原语的更多详情，请参阅《UltraScale 架构库指南》 (UG974) [参

照 5]。

某些 bank 对 DCI 的特殊要求

当将 I/O bank 65 中的任何多功能管脚（或含多个 SLR 的器件中的 bank 60 或 bank 70 的任何管脚）指定为 DCI I/O 标

准（在 HP I/O bank 器件中）时，还应在设计中包含并使用 DCIRESET 原语。在这种情况下，设计应先对 DCIRESET 的

RST 输入进行脉冲处理，然后等待将 LOCKED 信号断言有效后，再将这些管脚的任何输入或输出与 DCI 标准一起使用。

其必要性在于，这些 I/O 管脚会忽略正常器件初始化期间发生的初始 DCI 校准。

因此，如果未使用 DCIRESET 原语并且 DCIUpdateMode 设置为 ASREQUIRED，则当这些管脚变为普通 I/O 管脚之后，

在配置结束与 DCI 校准算法更新这些管脚的 DCI 设置之间将存在无法确定的延迟。如果未使用 DCIRESET 且

DCIUpdateMode 设置为 QUIET，则将永远无法设置这些管脚的 DCI 值。在设计中包含并使用 DCIRESET 原语将使这些

管脚符合 DCI I/O 标准，并且可正常执行而不会出现任何问题。

DCI 级联

使用 DCI I/O 标准的 HP I/O bank 可以选择从另一个 HP I/O bank 衍生出 DCI 阻抗值。如图 1-7 中所示，数控总线遍布

于整个 bank 中，以控制每个 I/O 的阻抗。

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