RISC-V CPU设计与实现：智能1602-施园实验报告

"该资源是湖南大学的一份关于RISC-V基本指令集CPU设计与实现的实验报告，由学生施园完成。实验目标是设计一个单周期的RV32整数指令集CPU，硬件设计使用VHDL或Verilog语言，软件设计可以使用C/C++或SystemC，实验报告需用Markdown语言编写。实验内容包括实现LUI、BGE、LBU、SLTIU、SRAI等5条RISC-V指令。报告中提供了设计框架和部分变量声明的代码示例。" 在RISC-V架构中，CPU设计是基于精简指令集计算机（Reduced Instruction Set Computer）的理念，旨在简化硬件设计，提高性能和能效。实验中的CPU设计是一个单周期的实现，意味着每个指令都在一个时钟周期内完成，这相对于多周期CPU来说更简单，但可能牺牲了某些性能。 实验中提到的五条指令如下： 1. **LUI (Load Upper Immediate)**：这个指令用于将一个12位的立即数加载到寄存器的高20位，其余12位清零，常用于构建较大的立即数。 2. **BGE (Branch Greater or Equal)**：这是一个分支指令，如果源寄存器`src1`大于等于源寄存器`src2`，则程序计数器（PC）会根据给出的偏移量进行加减，跳转范围为±4KB。 3. **LBU (Load Byte Unsigned)**：从内存中加载一个8位无符号数据，并将其扩展为32位无符号整数存储在指定寄存器中。 4. **SLTIU (Set Less Than Immediate Unsigned)**：如果源寄存器`src1`小于立即数（都视为无符号整数），则目标寄存器`rd`被置为1，否则置为0。这是逻辑比较和设置标志的一种方式。 5. **SRAI (Shift Right Arithmetic Immediate)**：对源寄存器`src1`中的数据进行算术右移，即将最高位（符号位）复制并填充到移出的位置，结果存入目标寄存器`rd`。这在处理有符号整数时非常重要，因为它保持了数值的符号。 在硬件设计中，使用VHDL或Verilog语言来描述逻辑门级和寄存器传输级（RTL）的行为，这些描述可以在FPGA或ASIC上实现。实验报告中给出的代码片段展示了设计的实体`rv32i_cpu_singlecycle`，它包含了与CPU相关的输入输出接口，如时钟信号`clk`、复位信号`reset`、指令地址`inst_addr`、数据地址`data_addr`等。 在结构部分，变量如`ir`（指令寄存器）存储当前执行的指令，`pc`（程序计数器）存储当前指令地址，`opcode`、`funct3`、`funct7`分别提取指令的不同字段，`rd`、`rs1`、`rs2`保存操作数的寄存器地址，而`src1`、`src2`则是实际操作数的值。 通过这样的设计和实现，学生能够理解RISC-V指令集的工作原理，以及如何使用硬件描述语言来构建一个基本的CPU核心。这个实验不仅锻炼了学生的逻辑设计能力，也深化了他们对计算机体系结构的理解。