FPGA奇偶小数分频实现详解

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"本文档详细介绍了在FPGA中实现奇数、偶数和小数分频的原理和方法，特别强调了使用Verilog语言进行设计。文档指出，虽然现代FPGA设计通常使用集成的锁相环(PLL)或延时链(DLL)资源进行时钟操作，但在某些基础设计中，利用硬件描述语言直接编程实现分频仍具有其优势，如节省资源和考察设计者对语言的掌握。文档内容包括： 1. 偶数倍分频：通过计数器实现。例如，要实现N倍偶数分频，可以设置一个计数器，在每个时钟周期内从0计数到N/2-1，当计数到达这个阈值时，翻转输出时钟并复位计数器，如此循环，可实现任意偶数分频。 2. 奇数倍分频：有两种实现方式。一是直接用计数器模N计数，例如在三分频中，计数器在1和2之间翻转两次，产生占空比为1/3或2/3的时钟。另一种方法是通过上升沿和下降沿同时触发模N计数，分别产生两个占空比非50%的奇数分频时钟，然后将这两个时钟相或，得到占空比为50%的奇数分频时钟，适用于所有奇数N。 3. 小数分频：小数分频相对复杂，通常涉及到比例和舍入误差的处理。一种常见的方法是使用乘法器和除法器，将输入时钟与一个小数系数相乘，然后通过除法器恢复出期望频率的时钟。这种方法可能会引入额外的延迟，并且对FPGA的逻辑资源要求较高。文档没有具体涉及小数分频的详细实现，但可以推测可能需要结合固定点运算、预计算寄存器和反馈机制来确保精度。在实际应用中，设计师需要根据需求和资源限制选择合适的方法。对于面试或评估设计能力，奇数分频器的实现经常被用作一个标准测试项目，因为它能展示设计者对计数器、条件语句和时钟管理的理解。" 以上是关于FPGA任意分频的详细阐述，涵盖了偶数分频、奇数分频的基本原理和实现策略，以及小数分频的概述。这些内容对于理解和实现FPGA时钟管理至关重要，尤其是对于那些需要在资源有限的情况下优化性能的设计者。

1. 用 Verilog 语言实现 3 分频电路

众所周知，分频器是 FPGA 设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛

使用芯片厂家集成的锁相环资源，如 altera 的 PLL，Xilinx 的 DLL.来进行时钟的分频，倍频以及相移。但

是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省

芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语

言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应

聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数

进行分频的方法：

第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如

进行 N 倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从 0 计数到 N/2-1 时，输出

时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可

以实现任意的偶数分频。

第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：

首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，

当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到 1 时，输出时钟进行翻转，计数到 2 时再

次进行翻转。即是在计数值在邻近的 1 和 2 进行了两次翻转。这样实现的三分频占空比为 1/3 或者 2/3。

如果要实现占空比为 50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法

计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为

50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为 50%的

N 倍奇数分频，首先进行上升沿触发进行模 N 计数，计数选定到某一个值进行输出时钟翻转，然后经过

（N-1）/2 再次进行翻转得到一个占空比非 50%奇数 n 分频时钟。再者同时进行下降沿触发的模 N 计数，

到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（ N-1）/2 时，输出时

钟再次翻转生成占空比非 50%的奇数 n 分频时钟。两个占空比非 50%的 n 分频时钟相或运算，得到占空比

为 50%的奇数 n 分频时钟。

另外一种方法：对进行奇数倍 n 分频时钟，首先进行 n/2 分频（带小数，即等于(n-1)/2+0.5），然后再

进行二分频得到。得到占空比为 50%的奇数倍分频。下面讲讲进行小数分频的设计方法

第三，小数分频：首先讲讲如何进行 n+0.5 分频，这种分频需要对输入时钟进行操作。基本的设计思想：

对于进行 n+0.5 分频，首先进行模 n 的计数，在计数到 n-1 时，输出时钟赋为 ‘1’ ，回到计数 0 时，又赋为

0，因此，可以知道，当计数值为 n-1 时，输出时钟才为 1，因此，只要保持计数值 n-1 为半个输入时钟周

期，即实现了 n+0.5 分频时钟，因此保持 n-1 为半个时钟周期即是一个难点。从中可以发现，因为计数器

是通过时钟上升沿计数，因此可以在计数为 n-1 时对计数触发时钟进行翻转，那么时钟的下降沿变成了上

升沿。即在计数值为 n-1 期间的时钟下降沿变成了上升沿，则计数值 n-1 只保持了半个时钟周期，由于时

钟翻转下降沿变成上升沿，因此计数值变为 0。因此，每产生一个 n+0.5 分频时钟的周期，触发时钟都是

要翻转一次.

举例：

用 Verilog 语言写的三分频电路

方法一：

//上升沿触发的分频设计

module three(clkin, clkout);

input clkin;//定义输入端口

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