Tables
xviii
4–1 Floating-Point Instruction Operation and Execution Notations 4-2. . . . . . . . . . . . . . . . . . . . . . .
4–2 Instruction to Functional Unit Mapping 4-4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4–3 Functional Unit to Instruction Mapping 4-4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4–4 IEEE Floating-Point Notations 4-7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4–5 Special Single-Precision Values 4-8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4–6 Hex and Decimal Representation for Selected Single-Precision Values 4-9. . . . . . . . . . . . . . .
4–7 Special Double-Precision Values 4-10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4–8 Hex and Decimal Representation for Selected Double-Precision Values 4-10. . . . . . . . . . . . .
4–9 Delay Slot and Functional Unit Latency Summary 4-11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4–10 Address Generator Options 4-58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–1 New Instruction Operation and Execution Notations 5-2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–2 Instruction to Functional Unit Mapping 5-5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–3 Functional Unit to Instruction Mapping 5-6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–4 TMS320C64x Opcode Map Symbol Definitions 5-10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–5 Delay Slot and Functional Unit Latency Summary 5-11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–6 Registers That Can Be Tested by Conditional Operations 5-12. . . . . . . . . . . . . . . . . . . . . . . . .
5–7 Constraint Differences Between C62x/C67x and C64x Registers 5-16. . . . . . . . . . . . . . . . . . .
5–8 Address Generator Options 5-108. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–9 LDNDW Address Generator Options 5-111. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–10 LDNW Address Generator Options 5-115. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–11 STDW Address Generator Options 5-226. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–12 STNDW Address Generator Options 5-230. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–13 STNW Address Generator Options 5-234. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–1 Operations Occurring During Fixed-Point Pipeline Phases 6-8. . . . . . . . . . . . . . . . . . . . . . . . . .
6–2 Execution Stage Length Description for Each Instruction Type 6-14. . . . . . . . . . . . . . . . . . . . .
6–3 Program Memory Accesses Versus Data Load Accesses 6-25. . . . . . . . . . . . . . . . . . . . . . . . . .
6–4 Loads in Pipeline From Example 6–2 6-28. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–1 Operations Occurring During Floating-Point Pipeline Phases 7-7. . . . . . . . . . . . . . . . . . . . . . .
7–2 Execution Stage Length Description for Each Instruction Type 7-13. . . . . . . . . . . . . . . . . . . . .
7–3 Single-Cycle .S-Unit Instruction Constraints 7-21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–4 DP Compare .S-Unit Instruction Constraints 7-22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–5 2-Cycle DP .S-Unit Instruction Constraints 7-23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–6 Branch .S-Unit Instruction Constraints 7-24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–7 16 X 16 Multiply .M-Unit Instruction Constraints 7-25. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–8 4-Cycle .M-Unit Instruction Constraints 7-26. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–9 MPYI .M-Unit Instruction Constraints 7-27. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–10 MPYID .M-Unit Instruction Constraints 7-28. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–11 MPYDP .M-Unit Instruction Constraints 7-29. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–12 Single-Cycle .L-Unit Instruction Constraints 7-30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–13 4-Cycle .L-Unit Instruction Constraints 7-31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–14 INTDP .L-Unit Instruction Constraints 7-32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–15 ADDDP/SUBDP .L-Unit Instruction Constraints 7-33. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–16 Load .D-Unit Instruction Constraints 7-34. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–17 Store .D-Unit Instruction Constraints 7-35. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .