FPGA Verilog：阻塞与非阻塞赋值解析

"12-阻塞赋值与非阻塞赋值.pptx" 在Verilog语言中，理解和正确使用阻塞赋值（ Blocking Assignment）与非阻塞赋值（Non-Blocking Assignment）是FPGA设计的基础。这两种赋值方式在逻辑行为上有着显著的区别，对电路的行为和时序有着深远的影响。 1. 阻塞赋值（Blocking Assignment） 阻塞赋值使用等号“=”来表示。在Verilog中，当一个阻塞赋值被执行时，它会立即计算右侧表达式的值，并将结果赋给左侧的变量，这个过程是原子的，即在赋值过程中不会被其他语句打断。这意味着，如果在同一时间有多条阻塞赋值语句，它们会按照在代码中的顺序逐条执行，一条语句的赋值完成后，下一条才会开始。 在`begin-end`块中，这种顺序执行特性尤为重要。例如： ```verilog begin a = b + c; d = a * e; end ``` 在这个例子中，`b + c`的结果会被赋给`a`，然后`a * e`的结果才会被赋给`d`，并且这两步操作之间是串行的，即`d`的赋值要等待`a`的赋值完成。 2. 非阻塞赋值（Non-Blocking Assignment） 非阻塞赋值使用双等号“<=”来表示。与阻塞赋值不同，非阻塞赋值不会立即更新变量的值，而是将其右侧的表达式计算结果暂存，等到当前时钟周期的边界（通常与时钟触发沿相关）才将结果赋给左侧的变量。在这个过程中，其他的Verilog语句可以并发执行，提高了代码并行性。 非阻塞赋值主要用于寄存器类型的变量，并且只能在`initial`和`always`块中使用，不能在连续赋值（`assign`）语句中出现。例如： ```verilog always @(posedge clk) begin q <= d; end ``` 在这个例子中，`q`的值会在时钟上升沿到来时更新为`d`的当前值，而不是在赋值语句执行时立即更新。 正确理解阻塞赋值与非阻塞赋值的区别，对于编写清晰、无误的Verilog代码至关重要。在FPGA设计中，非阻塞赋值常用于描述硬件并行性和时序，而阻塞赋值则多用于控制逻辑和组合逻辑的描述。在实际应用中，合理选择和使用这两种赋值方式能够有效避免时序错误，提高代码的可读性和可维护性。