VLSI测试方法与可测性设计：重点解析NPSF和周边逻辑测试

"VLSI测试方法学和可测性设计" 在VLSI(超大规模集成电路)领域，测试和可测性设计是至关重要的环节，确保芯片的正常功能和可靠性。《VLSI测试方法学和可测性设计》一书深入探讨了这一主题，涵盖了电路测试、分析的基础理论，以及数字电路的描述和模拟方法。书中特别关注了组合电路和时序电路的测试生成策略，这是理解VLSI测试的关键部分。 主动、被动和不动邻居图形敏感故障(NPSF)是模式识别中的一个重要概念，特别是在故障诊断中。主动NPSF指的是当邻近单元的图形变化引起基单元状态的改变，被动NPSF则是在基单元保持固定值时，邻近单元的改变导致的故障，而不动NPSF是基单元变为特定值时发生的故障。检测这些类型的NPSF通常涉及改变邻居单元的状态并观察基单元的响应。 周边逻辑的测试也是VLSI验证不可或缺的部分，如地址译码器的故障模型通常通过穷举所有可能的输入组合来检查其功能性故障，确保其正确地将地址线转换为存储单元的选择信号。2-4译码器作为一个例子，其测试涉及对所有可能的输入进行测试，以验证输出是否符合预期。 VLSI测试方法还包括扫描和边界扫描，这允许在不中断系统操作的情况下对电路进行测试。IDDQ（电流差分检测）测试则是在关闭电源条件下，通过测量芯片的静态电流来检测故障。此外，随机和伪随机测试原理用于生成测试序列，这些序列能够覆盖大量可能的输入组合，提高故障检出率。 书中还讨论了与M序列相关的测试生成方法，这些序列具有良好的统计特性，有助于全面覆盖可能的故障模式。内建自测试(BIST)技术使芯片能够自我诊断，降低了外部测试设备的需求。数据压缩结构在BIST中起到关键作用，可以减少测试数据的体积，提高测试效率。 对于专用电路，如内存和系统级芯片(SoC)，可测性设计方法更加复杂，需要考虑更多的集成组件和交互。内存的可测性设计涉及测试每个存储单元的读写功能，而SoC的测试则需要处理复杂的接口和子系统协调。 VLSI测试方法学和可测性设计是一个综合性的学科，涵盖了从电路设计到制造、测试的全过程，对于集成电路行业的工程师和学者来说，理解和掌握这些知识是必不可少的。这本书提供了全面的指导，适合高校高年级学生、研究生以及相关专业人士作为学习和参考的资料。