五级流水线CPU设计与优化：静态流水、延迟槽与旁路技术

"这篇文档是关于在原有MIPS CPU基础上设计静态五级流水线的实验报告，作者张丽玮在实验中增加了乘法除法指令、旁路延迟设计、数据前递处理，以及实现了Booth算法的乘法器和Wallace算法的除法器。报告详细介绍了各模块的设计，包括fetch模块、decode模块等，以及如何处理指令相关性问题。" 在MIPS处理器的静态五级流水线设计中，主要分为五个阶段：指令获取(IF)、指令解码(DE)、执行(EX)、内存访问(MEM)和写回(WB)。在此次实验中，设计者首先遇到了错误，如“全线飘红”问题，这通常是由于硬件连接错误或信号冲突导致的。错误分析中提到，可能是wdata接口接错导致的逻辑故障。 实验任务中，设计者需在原有的多周期CPU基础上增加静态五级流水线功能，并实现延迟槽，这意味着即使在有指令相关的情况下，也能通过延迟槽处理部分指令，提高处理效率。此外，设计者还扩展了指令集，加入了乘法和除法指令，这需要设计高速乘法器和除法器。Booth算法用于乘法操作，它是一种优化的二进制乘法算法，通过减少乘法中的移位次数来提高速度。而Wallace树是用于快速加法计算的电路，适用于乘法器的最终结果累加。对于除法，设计者采用了迭代辗转相除法，这是一种高效的除法算法。 在设计中，bypass旁路模块是关键，它负责检测是否有指令相关性，如果存在相关性，则需要延迟执行。这个模块通过接收IRwrite接口的信息来判断是否需要延迟取指。fetch模块主要负责从内存获取指令，它采用两拍操作确保下一条指令能在下一周期正确获取。decode模块则负责指令译码，输出控制信号以及向执行阶段传递数据。新的指令集要求decode模块能够处理乘法和除法指令，因此增加了相应的接口。 在decode模块与控制模块的交互中，译码阶段会判断是否需要进行乘除运算，并通过ID_EXE接口将相关信息传递给执行阶段。如果无指令相关，数据会被前递，否则会等待直到相关性解决。decode模块的控制接口扩展是为了支持新增的乘法和除法指令，如DIV、DIVU、MULT、MULTU、MFHI、MFLO、MTHI和MTLO。 这个实验报告详细阐述了如何在MIPS CPU中实现五级流水线，并处理了指令集扩展、指令相关性、数据处理和高速算术运算单元的设计，这些都是计算机体系结构中至关重要的知识点。