ZJU计算机组织实验项目：MIPS架构与Verilog实操

资源摘要信息:"Org_lab是浙江大学计算机系的一个计算机组织实验项目，适用于2020年夏季学期。该项目由两位教师SQS和KG指导，其中SQS负责计算机组成实验/项目，KG负责计算机体系结构lab课程。项目中使用了Verilog语言进行硬件描述，涉及到多次实验和两个主要项目的设计与实现。 根据进度安排，参与者需要完成以下几个关键部分： 1. Lab3 - 最低架构：这是一个基础实验，要求学生掌握计算机硬件最基础的组成，可能涉及门级电路的设计和实现。 2. Lab7 - 单周期CPU：在这一阶段，学生需要设计并实现一个单周期的CPU。单周期CPU是指所有指令都在一个时钟周期内完成的CPU架构。 3. Lab12 - 多周期CPU：与单周期CPU不同，多周期CPU的指令执行分布在多个时钟周期中。这部分的实验要求学生了解并实现流水线技术。 4. Pro1 - MIPS：该项目要求学生在MIPS架构下进行编程或设计。MIPS是一种精简指令集计算机（RISC）架构，广泛用于教学和研究。 5. Pro2 - MIPS + CPU：这是Pro1的进阶版本，要求学生不仅要理解MIPS架构，还要设计一个基于MIPS指令集的CPU。 6. Lab8 - 中断：中断实验可能涉及到中断机制的设计和实现，这是计算机系统中用于响应外部或内部事件的一种机制。 7. Lab7仿真、Lab12仿真：这两个实验可能是指使用仿真软件对Lab7和Lab12中实现的CPU进行功能验证。 由于某些原因，项目进度可能会受到干扰，如“509的恶劣环境”、“摸鱼”、“看心情（鸽）”等表述，暗示实验进度可能因为环境因素或个人原因受到影响。 此外，值得注意的是，项目中提到了“7,12改成了玉泉板子”，这表明实验板可能有所变更，学生们需要适应新的硬件平台进行实验。 该项目还提到了使用“gitee”，这是一个国内知名的代码托管平台，类似于GitHub，学生们可能需要在该平台上查找示例代码或进行团队协作。 需要注意的是，虽然【标签】中提到了“HTML”，但实际上该项目内容与HTML并无直接关联，可能是文档编写时的误标或者管理上的一些混淆。"