基于FPGA的8位增强型CPU设计与验证研究

"基于FPGA的8位增强型CPU设计与验证" 本设计基于FPGA的8位增强型CPU设计与验证，旨在解决当前嵌入式系统中的集成度高、成本低、功耗小等问题。通过对8位增强型CTU内核的研究及其在FPGA上的实现，对SoC设计进行了初步研究。 首先，我们对Intel MCS．8051的汇编指令集进行了深入地分析，并按照至顶向下的模块化的高层次设计流程，对8位CPU进行了顶层功能和结构的定义与划分，并逐步细化了各个层次的模块设计，建立了具有CTU及定时器，中断，串行等外部接口的模型。 在数据通路的设计规划中，我们利用5种寻址方式完成了8位CPU的数据通路设计规划。同时，我们还利用有限状态机及微程序的思想完成了控制通路的各个层次模块的设计规划。并且，我们还利用组合电路与时序电路相结合的思想完成了定时器，中断以及串行接口的规划。 在时序设计中，我们采用边沿触发，使得一个机器周期对应一个时钟周期，执行效率提高。使用硬件描述语言实现了各个模块的设计。借助EDA工具ISE集成开发环境完成了各个模块的编程、调试和面向FPGA的布局布线。在Synplifypro综合工具中完成了综合；使用Modelsim SE仿真工具对其进行了完整的功能仿真和时序仿真。 在扩展接口控制器的设计中，我们设计了一个通用的扩展接口控制器对原有的8位处理器进行扩展，加入高速DI、DO以及SPI接口，增强了8位处理器的功能，可以用于现有单片机进行升级和扩展。 本设计的CPU全面兼容MCS．51汇编指令集全部的111条指令，在时钟频率和指令的执行效率指标上均优于传统的MCS．51内核。本设计以硬件描述语言代码形式存在可与任何综合库、工艺库以及FPGA结合开发出用户需要的固核和硬核，可读性好，易于扩展使用，易于升级，比较有实用价值。本设计通过FPGA验证。 本设计基于FPGA的8位增强型CPU设计与验证，具有很高的实用价值和推广价值，对于嵌入式系统的发展具有重要意义。