AMD FPGA/SoC UltraFast设计法指南(2023.1版)

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《Vivado设计方法论UG949 (v2023.1)》是一份详细的指南，专为FPGA和SoC（系统级芯片）的设计者提供超快速度设计的最佳实践。这份文档更新于2023年6月7日，强调了AMD在适应性计算方面的承诺，致力于创造一个包容性的环境，并在软件和IP中消除非包容性语言。该手册分为六个章节： 1. **简介**：简要介绍了UltraFast设计方法论，旨在帮助设计人员理解这种方法论的基本概念，以及如何利用Vivado Design Suite进行高效设计。此外，还提供了访问其他技术文档和培训资源的途径。 2. **开发板和器件规划**：涵盖了PCB布局建议、器件功耗管理、系统依赖性分析、时钟资源规划与分配，以及针对SSI和HBM器件的特殊设计考虑。 3. **使用RTL创建设计**：这部分详述了如何设计理想的RTL（硬件描述语言）层次结构，如何合理运用IP模块，以及严格的编码和时钟设置准则，同时涉及时钟域交汇问题。 4. **设计约束**：组织和执行编译所需的设计约束是关键，包括时序约束、功耗和散热要求，以及物理设计限制。 5. **设计实现**：涵盖了综合过程，以及综合后需要采取的步骤，以及如何最终实现设计。 6. **设计收敛**：关注设计过程中的关键性能指标，如时序收敛、功耗优化，以及配置和调试的策略。附录部分提供了额外的资源链接，如法律声明、技术支持、参考资料和培训材料，以及修订历史记录，以确保设计者始终掌握最新的指导和最佳实践。这份文档不仅适用于FPGA和SoC的设计，而且强调了AMD在持续改进其产品和文档，以适应行业的发展和包容性标准。尽管中文版本可能存在与英文原版的差异，但应以英文文档为准，因为中文译文可能会滞后于最新版本的信息。对于寻求高效且符合AMD最新设计理念的设计师来说，UG949 (v2023.1) 是一个不可或缺的参考资源。

不同器件资源均通过单独的电源进行供电。这样可以让不同资源在不同的电压电平下工作，以提高性能或增强信号强

度，同时有效避免产生噪声和寄生效应。

功耗类型

从上电到断电，器件要经过多个电源阶段，并伴有不同的功耗需求。

上电

上电功耗是器件首次上电发生的瞬时峰值电流。电压不同时，该电流强度也会发生变化且电流强度取决于器件的结构、

电源缓升到标称电压的能力，以及器件的工作条件（比如温度以及不同电源之间的排序）。

在新型器件架构中，不用担心峰值电流的问题，只要遵循正确的上电顺序准则即可。

启动功耗

启动功耗即器件初始化和配置期间所需的功耗。此功耗通常发生于很短的时间内，因此无需考虑热耗散。但仍必须满足

电流要求。大多数情况下，正常运行的设计的活动电流将更高，因此无需更改。但对于活动电流较低的低功耗设计，在

此期间可能需要采用更高的电流要求。您可使用 Xilinx Power Esmator (XPE) 电子数据表工具（从 china.xilinx.com/

power 下载）来解读此要求。当“Process”设置为“Maximum”时，每个电压轨的电流要求将指定为工作电流或启动

电流中的较高者。如果启动电流更高，那么 XPE 会以蓝色显示电流值。

静态功耗

设计静态功耗（又称为“设计待机功耗”）是按设计对器件进行配置后，外部未施加任何活动且内部也未生成任何活动

的情况下的供电量。静态功耗表示设计运行时电源必须提供的最小连续功耗。

静态功耗是结温的函数。因此，确保正确完成环境和热处理解决方案参数建模对于功耗估算工具准确报告静态功耗至关

重要。

相关信息

建议的功耗约束

动态功耗

动态功耗即器件运行应用并执行开关活动（如时钟和数据路径在逻辑值 High 和 Low 之间进行切换）时所需的功耗。动

态功耗是根据一段时间内器件平均开关活动来计算的。总功耗包括静态功耗加上动态功耗。

影响功耗的因素

影响功耗的环境因素

除设计本身外，环境因素同样会影响功耗。这些因素会影响器件电压和结温，从而影响功耗损耗。欲知详情，请访问此

链接以参阅《Vivado Design Suite 用户指南：功耗分析与最优化》(UG907) 中的相应内容。

散热提示：-2LI 和 -2LE AMD UltraScale+

™

器件支持在指定时间段内发生温度漂移（上限为 110°C），从而降

低热处理解决方案成本。如需了解更多信息，请参阅《利用温度漂移扩展热处理解决方案》(WP517)。

第 2 章：开发板和器件规划

UG949 (v2023.1) 2023 年 6 月 7 日

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 16

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电源轨合并对功耗的影响

为了充分利用功耗域的功耗管理开关，您的设计必须保留一些独立的电源轨。这样即可通过电源域开关逻辑来对个别电

源轨进行断电操作，但代价是需要额外增加电压调节器或调节器输出。如需了解更多信息，请参阅《UltraScale 架构

PCB 设计用户指南》(UG583) 中的“UltraScale 器件中的配电系统”。

提示：Vivado 工具也支持电源轨约束。欲知详情，请访问此链接以参阅《Vivado Design Suite 用户指南：功耗

分析与最优化》(UG907) 中的相应内容。

功耗模型精度

工具中嵌入的特性数据的准确性随时间而发生演变，以反映器件可用性或制造工艺成熟度。欲知详情，请访问此链接以

参阅《Vivado Design Suite 用户指南：功耗分析与最优化》(UG907) 中的相应内容。

电源/功耗提示：功耗估算的准确性取决于输入的数据。AMD 建议开展完整的估算，使用估算结果以及散热评

估作为设计约束。

器件功耗和总体系统设计进程

从工程构思到完成，设计进程中各方面因素都会影响功耗。欲知详情，请访问此链接以参阅《Vivado Design Suite 用

户指南：功耗分析与最优化》(UG907) 中的相应内容。

电源/功耗提示：在设计进程中，可使用 set_operating_conditions -design_power_budget

<Power in Watts> XDC 约束将设计的总功耗与功耗预算进行比较。如果超出功耗预算，最简便的设计功耗

修正方式就是早期干预。

最差情况功耗分析

AMD 建议针对最差情况的功耗设计开发板。欲知详情，请访问此链接以参阅《Vivado Design Suite 用户指南：功耗分

析与最优化》(UG907) 中的相应内容。

时钟资源规划与分配

AMD 建议您在设计过程中尽早选择时钟资源，然后再选择管脚分配。您的时钟选择不仅可以决定特定管脚分配

(pinout)，还可以指定该逻辑的逻辑布局，对于堆叠硅片互联 (SSI) 技术器件尤其如此。正确的时钟选择可产生卓越的效

果。示例如下：

• 约束创建，尤其是大量使用时钟规划相关资源的大型器件。

• 根据设计收敛的需要手动进行时钟资源布局。

• 特定于器件的功能，此类功能可能需要提前规划以避免出现问题并充分利用器件功能。如需了解有关 7 系列功能的

信息，请访问此链接和此链接以参阅《7 系列 FPGA 时钟资源用户指南》(UG472) 中的相应内容。如需了解有关

UltraScale 器件功能特性的信息，请参阅《UltraScale 架构时钟资源用户指南》(UG572) 中的“时钟资源”。

相关信息

时钟设置准则

自动流水打拍注意事项

大宽度总线的 SLR 交汇

第 2 章：开发板和器件规划

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适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 17

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I/O 管脚分配设计流程

Vivado IDE 支持您以交互方式浏览、直观显示、分配并确认设计中的 I/O 端口和时钟逻辑。此环境不仅可确保实现自

动建构校正 (correct-by-construcon) 式 I/O 分配。它还支持直观显示与内部裸片焊盘相关的外部封装管脚。

您可通过直观方式查看流经器件的数据流并从外部和内部双视角来正确规划 I/O。通过 Vivado IDE 完成 I/O 分配和配

置后，即可为实现工具自动创建约束。

如需了解有关 Vivado Design Suite I/O 管脚分配和时钟规划功能的更多信息，请参阅如下资源：

• 《Vivado Design Suite 用户指南：I/O 管脚分配和时钟规划》(UG899)

• Vivado Design Suite QuickTake 视频：I/O 管脚分配概述

适合 I/O 管脚分配的 Vivado Design Suite 工程类型

您可对以下类型的工程执行 I/O 管脚分配：

• I/O 管脚分配工程：I/O 管脚分配工程作为简单的起点，支持您指定选定 I/O 约束，并从已定义的管脚生成顶层

RTL 文件。

• RTL 工程：RTL 工程允许综合和实现，支持更全面的设计规则检查 (DRC)。RTL 工程还允许生成 IP 核，这对于存储

器接口管脚分配规划以及使用 GT 的任意核都至关重要。

提示：您还可先使用 I/O 管脚分配工程，稍后再移植到 RTL 工程。

您可以在综合后网表上运行更全面的 DRC。设计实现与比特流生成后也同样如此。因此，AMD 建议使用包含时钟组件

和部分基本逻辑的骨架设计来实践 DRC。这有助于确保开发板的管脚定义后续不会引发任何问题。

推荐的验收流程为：运行 RTL 工程直至比特流生成环节，以实践全部 DRC。但是，并非所有设计周期都有足够时间用

于完成此流程。通常必须先定义 I/O 配置，然后再实现可综合的 RTL。虽然 Vivado 工具支持 RTL 前 I/O 管脚分配，但

只能执行基本级别的 DRC。或者，您可使用含 I/O 标准和管脚分配的虚拟顶层设计来帮助执行 bank 分配规则相关的

DRC。

RTL 前 I/O 管脚分配

如果设计周期强制要求在获取综合网表前定义 I/O 配置，请务必谨慎处理以确保符合所有相关规则。Vivado 工具包含

“Pin Planning Project”（管脚分配工程）环境，支持您使用 CSV 或 XDC 格式文件导入 I/O 定义。您还可仅使用定义

的端口方向来创建伪 RTL。提供端口方向可提高 SSN 分析准确性，因为输入信号和输出信号对 SSN 的影响不尽相同。

还可以交互式创建和配置 I/O 端口。基本 I/O bank DRC 规则已提供。

请参阅《7 系列 FPGA PCB 设计指南》(UG483)、《UltraScale 架构 PCB 设计用户指南》(UG583) 或《Zynq 7000 SoC

PCB 设计指南》(UG933)，以确保器件的 I/O 配置正确。欲知详情，请访问此链接以参阅《Vivado Design Suite 用户

指南：I/O 管脚分配和时钟规划》(UG899) 中的相应内容。

基于网表的 I/O 管脚分配

在设计周期中，建议在综合设计之后分配 I/O 和时钟逻辑约束。时钟逻辑路径是在网表中为进行约束分配而建立的。

I/O 和时钟逻辑 DRC 同样更加全面。

第 2 章：开发板和器件规划

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适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 18

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请参阅《7 系列 FPGA PCB 设计指南》(UG483)、《UltraScale 架构 PCB 设计用户指南》(UG583) 或《Zynq 7000 SoC

PCB 设计指南》(UG933)，以确保器件的 I/O 配置正确。欲知详情，请访问此链接以参阅《Vivado Design Suite 用户

指南：I/O 管脚分配和时钟规划》(UG899) 中的相应内容。

识别与管脚兼容的器件

初始规划期间通常难以预测任意给定设计的最终器件大小。在设计周期的整个过程中可添加或移除逻辑，这可能导致需

要更改器件大小。Vivado 工具支持您识别替代器件以确保定义的 I/O 管脚配置在所有选定器件间都兼容，前提是封装

保持不变。欲知详情，请访问此链接以参阅《Vivado Design Suite 用户指南：I/O 管脚分配和时钟规划》(UG899) 中的

相应内容。

重要提示！器件必须位于同一封装中。

提示：要降低设计移植风险，在设计进程初请谨慎规划以下事项：器件选择、管脚分配 (pinout) 选择和设计标

准。移植到相同封装内的更大或更小的器件时请考虑如下要素：管脚分配、时钟和资源管理。

管脚分配

合理的管脚选择可得到合理的设计逻辑布局、更短的布线、更低的功耗以及更高的性能。合理的管脚选择对于大型器件

尤为重要，因为分散的管脚可能导致相关信号之间的距离更远。欲知详情，请访问此链接以参阅《Vivado Design Suite

用户指南：I/O 管脚分配和时钟规划》(UG899) 中的相应内容。

使用 AMD 工具选择管脚分配

AMD 工具可帮助完成交互式设计规划与管脚选择。这些工具的有效性取决于您为其提供的信息。诸如 Vivado I/O

Planner 等工具可帮助完成管脚分配相关工作。这些工具能够以图形化方式来显示 I/O 布局、显示时钟与 I/O 组件之间

的关系以及提供用于分析管脚选择的 DRC。

如有设计版本可用，您可快速创建顶层布局规划以分析流经器件的数据流。如需了解更多信息，请参阅《Vivado

Design Suite 用户指南：设计分析与收敛技巧》(UG906)。

必要信息

为了使工具能够有效工作，您必须尽可能提供有关 I/O 特性和拓扑结构的详细信息。必须指定电气参数，包括 I/O 标

准、驱动、斜率和 I/O 方向。

还必须考虑包括时钟拓扑和时序约束在内的所有其他相关信息。尤其是时钟选择，其可能对管脚选择产生重大影响，反

之亦然。

对于具有 I/O 要求的 IP（例如，收发器、PCIe 以及存储器接口），必须在完成 I/O 管脚分配前配置 IP。如需了解有关

指定 I/O 电气参数的更多信息，请访问此链接以参阅《Vivado Design Suite 用户指南：I/O 管脚分配和时钟规划》

(UG899) 中的相应内容。

相关信息

时钟设置准则

管脚分配选择

对于如下所述的某些特定信号，AMD 建议谨慎进行管脚选择。

第 2 章：开发板和器件规划

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适用于管脚分配选择的通用准则

通用准则如下所述：

• 将相同的接口数据、地址和控制管脚组合到同一个 bank 上。如果无法将这些组件组合到同一个 bank 上，请将其组

合到相邻 bank 中。

注释：对于 SSI 技术器件，相邻 bank 也必须处于同一超级逻辑区域 (SLR) 中。

• 将以下接口控制信号布局在所控制的数据总线中间：时钟、使能、复位和选通。

• 将扇出极高且覆盖整个设计的控制信号布局在器件中心。

注释：对于 SSI 技术器件，请将 SLR 中的信号布局在所驱动的 SLR 组件中心位置。

配置管脚

要想设计一套高效的系统，必须选择充分满足系统要求的器件配置模式。需要考虑的因素包括：

• 使用专用或两用配置管脚。

每个配置模式会指定特定的专用器件管脚，仅限配置期间才能临时使用其他多功能管脚。配置完成后，这些多功能

管脚将被释放以便用作通用管脚。

• 使用配置模式对某些器件 I/O bank 设置电压限制。

• 为不同的配置管脚选择合适的终端。

• 对配置管脚，使用建议的上拉或者下拉电阻值。

建议：尽管配置时钟速度较慢，但请在开发板上进行信号完整性分析，以确保信号无干扰。

有多种配置选项可供选择。虽然选项灵活多样，但是每个系统一般都有 1 个最佳的解决方案。在选择最佳配置选项

时，请考虑以下方面：

• 设置

• 速度

• 成本

• 复杂性

如需了解有关器件配置选项的更多信息，请参阅《Vivado Design Suite 用户指南：编程和调试》(UG908)。

相关信息

配置

存储器接口

使用 AMD 存储器 IP 时，需要执行额外的 I/O 管脚分配步骤。自定义 IP 后，即可将顶层 IP 端口分配到 Vivado IDE 中

经过细化或综合的设计中的物理封装管脚。与每个存储器 IP 关联的所有端口组合在一起连接到同一个 I/O 端口接口，

以便于识别和分配。提供的存储体/字节规划器 (Memory Bank/Byte Planner) 可帮助您将存储器 I/O 管脚组分配到物理

器件管脚上的字节通道中。欲知详情，请访问此链接以参阅《Vivado Design Suite 用户指南：I/O 管脚分配和时钟规

划》(UG899) 中的相应内容。

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耿晓宇

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