基于数据存储的SHA256低功耗流水线硬件实现

本文主要探讨了一种创新的SHA256硬件实现电路设计，该设计基于数据存储的全流水结构，旨在提高加密算法性能并降低功耗。SHA-2是一种广泛应用于信息安全领域的哈希函数，特别是SHA256版本，它具有高安全性和高效性。传统的SHA256计算过程中，数据迭代涉及多个状态寄存器的频繁更新，这会导致寄存器翻转次数增多，进而增加功耗。 作者陈镇江、张寅、张志文、卢仕、刘玖阳和万美琳提出了一个改进方案，他们关注到在全流水SHA256架构中，状态寄存器A和E在每次迭代中的特殊角色。A和E只在数据压缩过程中被计算，而在后续操作中不再使用，生命周期为4个时钟周期。为减少寄存器翻转，他们提出采用锁存器存储新产生的A和E，而非直接更新寄存器。这样，每次迭代只需更新A和E这两组存储器，显著减少了翻转频率，从而降低了动态功耗。 相比于传统的数据迭代方式，这种基于数据存储的解决方案在28nm工艺下，展示了显著的优势。仿真结果显示，电路的功耗下降了大约27.5%，面积减少了约49.2%。这一改进不仅提高了加密性能，还对功耗优化和硬件资源管理带来了积极影响，对于设计高效的SHA256硬件实现具有实际价值。因此，这项工作为高性能SHA256硬件设计提供了新的思考角度和实践策略，对于加密设备制造商和嵌入式系统开发者来说，具有重要的参考意义。