Cadence环境下的Calibre基础操作与DRC流程详解
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更新于2024-08-01
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本文档详细介绍了如何在Cadence集成开发环境(ICFBD)中使用Calibre进行电路设计的验证流程,特别是针对设计规则检查(DRC)和布局对齐与电路图一致性检查(LVS)。首先,用户需要在.cdsinit文件中加载Mentor提供的calibre技能文件(mgc_skl.skl),并在启动ICFBD后确认是否有Calibre菜单,表明其可用性。
在Cadence中,常用的Calibre工具包括StandardVerificationRuleFormat (SVRF)用于定义规则,ResultsViewingEnvironment (RVE)展示检查结果,StandardVerificationDatabase (SVDB)储存LVS结果,以及DRC、LVS、ElectricalRuleChecking (ERC)等。接下来,本文提供了一个简化的DRC流程:
1. 从规则文件开始,然后导入完成的布局,接着运行Calibre DRC,生成ASCII报告,并将检查结果存储在DRC结果数据库中。
2. 在实际操作中,用户会打开一个版图,选择RUNDRC命令。首次运行可能需要取消LoadRunsetFile,因为这是为了设置下次自动运行的参数。首次运行后,用户可以保存这些设置为RunsetFile,以便后续快速执行。
当运行DRC时,用户会注意到Rules和Inputs命令未被自动配置,需要手动设置规则文件。通过点击Rules,用户可以选择或编辑Calibre-DRCRulesFile来指定检查规则。
此外,文中还提到,如果在运行过程中遇到错误,可以利用Calibre RVE和布局工具定位问题并进行修正。整个流程旨在确保设计符合规范,提高设计质量,并通过自动化工具简化验证步骤。对于Cadence用户来说,理解和掌握这个Calibre简易使用流程是非常重要的,能够帮助他们更高效地进行电路设计和验证工作。
2020-12-09 上传
2023-05-24 上传
2023-08-05 上传
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winkyxiao1981
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