VHDL SDRAM初始化模块源代码详解

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本资源是一份名为 "sd_command.vhd" 的VHDL程序源代码，它专门用于SDRAM（静态随机存取存储器）的初始化模块。VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，常用于描述数字系统和集成电路的设计。该模块的主要功能包括处理SDRAM的相关操作，如读写控制信号、银行选择以及地址线的管理。在代码中，我们看到了以下关键知识点： 1. **接口端口**: - `CLK66`: 系统时钟信号，用于同步电路操作。 - `RESET`: 系统复位信号，用于初始化和恢复操作。 - `CLK165`: TV数据输出系统时钟，可能用于传输数据到或从SDRAM读取。 - `COM_VH` 和 `COM_VH_B`: 两个输入标准逻辑信号，可能是控制信号的一部分，用于与外部设备通信。 - `VRST_B` 和 `HRST_B`: 另外两个输入标准逻辑信号，可能代表电压/休眠复位信号。 - `RE_BANK` 和 `WR_BANK`: 1位宽的向量输入，用于选择读取或写入SDRAM的不同银行。 - `ADDRESS`: 没有提供具体的数据类型，但可能表示SDRAM地址线，用于指定内存单元的地址。 - `WR_SDROWADD` 和 `RE_SDROWADD`: 分别为8位宽的向量输入，用于写入和读取SDRAM的行地址。 2. **模块定义**: - `entity sd_command is`: 定义了一个名为 `sd_command` 的实体，表明这是一个VHDL组件。 - `PORT`: 声明了实体的输入和输出端口，展示了它与外部环境的交互方式。 3. **版权和模块描述**: - 作者信息：作者是邓永辉，邮箱地址为htank@163.com。 - 功能描述：这个模块是SDRAM初始化模块，包括负载模式的管理，可能涉及到不同类型的内存操作设置。 - 其他细节：声明了该代码属于某公司所有，版权时间为1997年至2000年，且可能是SDRAM逻辑核心部分的一个实现。 4. **库引用**: - `library ieee;`: 引用IEEE标准库，包含了VHDL的基础类型和结构。 - `use ieee.std_logic_1164.all;`: 使用了VHDL的基本标准逻辑1164库。 - `use ieee.std_logic_arith.all;`: 引入算术运算库，可能用于处理地址线转换等操作。 - `USEIEEE.STD_LOGIC_UNSIGNED.ALL;`: 使用了无符号整数库，可能用于处理二进制地址操作。这份代码提供了SDRAM初始化过程中所需的VHDL编程接口，涵盖了时钟管理、银行选择、地址线控制等功能，对于理解和实现嵌入式系统中的SDRAM控制至关重要。

----RAS_N & CAS_N & WE_N -----CMD0(2 DOWNTO 0) AND CMD1(2 DOWNTO 0);

WR_SDBUS_EN <=(NOT RW_START);

CMD <=CMD0 WHEN INI_END='0' ELSE CMD1;

SA <=SA0 WHEN INI_END='0' ELSE SA1;

DQ <=WR_DATAIN WHEN WR_SDBUS_EN='1' ELSE (OTHERS=>'Z');

p0005: PROCESS(CLK66,reset)

VARIABLE TEMP : std_logic_vector(34 downto 0);

VARIABLE TT : INTEGER RANGE 0 TO 255;

VARIABLE T_T : STD_LOGIC;

BEGIN

if reset='0' then

TEMP :="00000000000000000000000000000000001";

T_T:='0';

elsIF CLK66'event and CLK66='1' then

T_T := TEMP(34);

TEMP(34 DOWNTO 1):=TEMP(33 DOWNTO 0);

TEMP(0):=T_T;

IF TEMP(34)='1' THEN

IF TT>= 0 AND TT <=240 THEN

TT :=TT+1;

INI_ST <='0';

ELSE

INI_ST <='1';

END IF;

END PROCESS;

p0001: process(CLK66, RESET,INI_END,COM_VH_B)

variable temp1 : std_logic_vector(5 downto 0);

VARIABLE RW_TEMP : std_logic;

VARIABLE TV_SEL_TEMP : std_logic;

begin

if RESET ='0'OR INI_END='0'OR COM_VH_B='1' then

temp1 := (others => '0');

RW_START <= '0' ;

RW <= '0' ;

RW_TEMP := '0' ;

TVREG_SEL <= '0' ;

elsif CLK66'event and CLK66='1' then

if temp1(4 downto 0)="00000" then

RW_START <=RW_TEMP;

RW <=RW_TEMP;

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