纳米级集成电路中NBTI效应下组合逻辑门延迟预测的改进模型

随着半导体技术的飞速发展，集成电路工艺尺寸的缩小使得负面偏置温度不稳定性（NBTI）成为影响电路可靠性的重要因素，尤其是在纳米级别的器件中。NBTI是由于在负偏置条件下，空穴在晶体管中的积累和释放过程导致阈值电压（VT）随时间逐渐降低的现象，这会直接影响电路的性能和寿命。 传统的基于反应扩散机制（RD）的阈值电压变化预测模型，在实际应用中可能会存在一定的预测偏差，因为它们没有充分考虑到NBTI空穴俘获释放机制的复杂性。为了提高老化预测的准确性，本文作者李军、梁华国和许达文针对这一问题，深入研究了NBTI空穴俘获释放过程对晶体管阈值电压的影响，提出了一个新的组合逻辑门传输延迟预测模型（TDDP，Trapping/Detrapping Delay Prediction Model）。 TDDP模型通过细致地模拟空穴陷阱和释放的过程，更准确地评估了NBTI老化对电路延迟的影响。相比于现有的RD延迟模型，TDDP模型在预测数字电路的老化特性方面表现得更为精确，这对于优化电路设计、合理设置时序余量以保障电路在长时间工作下的可靠性至关重要。 实验证明，当使用TDDP模型指导老化防护策略时，与基于RD模型相比，即使在确保10年等效使用寿命的可靠性目标下，平均可以减少大约17.8%的时序余量开销。这不仅节省了设计成本，也延长了电路的实际工作寿命，对于提升整个系统的技术经济性具有显著作用。 本文的研究成果为理解和减缓NBTI老化对纳米级集成电路的影响提供了一个重要的理论支持，有助于推动电路设计和老化防护技术的进步，对于保障现代电子设备的长期稳定运行具有深远的意义。