基于FPGA的自适应锁相环设计及其在EDA/PLD中的应用

EDA/PLD中的基于FPGA的自适应锁相环设计 锁相环（Phase-Locked Loop，PLL）是一种常用的载波跟踪方法，通过锁相环可以获取本地载波。锁相环PLL中引入自适应模块，根据环路所处的环境自适应对PLL环路参数做出调整。自适应锁相环设计中利用仿真软件MATLAB对自适应锁相环进行仿真，并在FPGA硬件板上利用VHDL编程实现。 锁相环的噪声性能和跟踪速度是两个非常重要的性能参数，二者均取决于环路带宽但是不能同时达到最优。传统锁相环往往根据估算预先确定一个带宽值，因而当噪声环境发生变化时，该值可能不是最优值，甚至不适合当前环境。在传统锁相环的基础上引入了自适应调整模块，根据当前环境自适应调整带宽值，确保无论锁相环处于固定或变化的噪声环境中均能工作在比较合适的带宽下，获取较好的跟踪效果。 同相正交环结构是解调系统中常用的跟踪环路，平方环和同相正交环都是锁相环的实现结构。平方环的工作频率较高，对器件的性能要求较高，且平方环可能存在“理想平方器”的问题。如果同相正交环中的环路滤波器与平方环中的环路滤波器相同，则二者是等效的，同相正交环的环路中信号频率较低，对器件的性能要求较低，因此设计中选用同相正交环。 在设计中，锁相环PLL中引入了自适应模块，根据环路所处的环境自适应对PLL环路参数做出调整。仿真结果表明，在栽波信号为10 MHz、采样率为80 MHz的条件下，设计的自适应锁相环在噪声水平较小时跟踪速度提高了0.5 μs左右，在噪声水平较高时相位抖动降低了0.01 rad左右。 相干解调是相位调制信号的平均误码率最小的信号接收方式，需要在本地产生与接收载波信号同频同相的载波副本，锁相环是相干解调系统中获取本地载波副本时常用的方法。自适应锁相环设计可以提高锁相环的跟踪速度和抗干扰能力，满足高频率信号的需求。 基于FPGA的自适应锁相环设计可以提高锁相环的跟踪速度和抗干扰能力，满足高频率信号的需求，具有广泛的应用前景。