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第 1 章 VHDL 语言基础 ·5·
EDIF(Electronic Design Interchange Format)。它不是一种语言,而是用于不同数据格式的
EDA 工具之间的交换设计数据。
1.1.3 VHDL 语言上机操作条件
VHDL 语言描述能力强,覆盖面广,抽象能力强,所以用 VHDL 语言作为硬件模型建
模很合适。设计者的原始描述是非常简练的硬件描述,经过 EDA 工具综合处理,最终生成
付诸生产的电路描述或版图参数描述的工艺文件。整个过程通过 EDA 工具自动完成,大大
减轻了设计人员的工作强度,提高了设计质量,减少了出错机会。
VHDL 语言可读性好。VHDL 既能被人容易读懂,又能被计算机识别,作为技术人员
编写的源文件,它既是计算机程序、技术文档和技术人员硬件信息交流的文件,又是签约
双方的合同文件。VHDL 语言中的设计实体(design entity)、程序包(package)、设计库
(library),为设计人员重复利用他人的设计提供了技术手段。重复利用他人的 IP 模块和软
核(soft core)是 VHDL 的特色,许多设计不必个个都从头再来,而是只要在更高层次上
把 IP 模块利用起来,就能达到事半功倍的效果。
VHDL 语言可以在多种 EDA 工具设计环境中运行。硬件平台是工作站或高档微机。高
档微机的配置应该具有:
高分彩显
硬盘
17 英寸以上,分辨率 1024×768 或更高
20GB 以上
内存
512MB 以上
CPU Intel 兼容 CPU
光驱
8 倍速以上
操作系统
开发工具
Windows XX
MAX+plus II 或 Quartus II
Candence、Menter、ALTERA 等公司的 EDA 工具均支持 VHDL 语言环境。关于 VHDL
语言的上机实验,在第 7 章中将作详细介绍。
1.2 VHDL 程序的实体
VHDL 程序包含实体(entity)、结构体(architecture)、配置(con:guration)、包集合
(package)、库(library)5 个部分。
简单的实体是由实体和结构体两部分组成的。实体用于描述设计系统的外部接口信号,
结构体用于描述系统的行为、系统数据的流程或者系统组织结构形式。设计实体是 VHDL
程序的基本单元,是电子系统的抽象。简单的实体可以是一个与门电路(AND Gate),复
杂的实体可以是一个微处理器或一个数字电子系统。实体由实体说明和结构体说明两部分
组成。
例 1-1 是计数器程序结构模板。由这个抽象的程序可以归纳出 VHDL 程序的基本结构。