AM389x Sitara ARM 微处理器技术参考手册
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更新于2024-07-15
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"AM389x Sitara ARM 微处理器(MPUs)技术参考手册"
这份技术参考手册详细介绍了TI公司推出的AM389x Sitara ARM微处理器系列，该系列芯片集成了多种功能强大的模块，适用于各种嵌入式应用。手册涵盖的内容广泛，包括了芯片层面的资源、MPU子系统、内存映射、系统MMU、SGX530图形子系统以及设备中断等多个关键部分。
1. MPUSubsystem：MPU子系统是处理器的核心部分，它包括了ARM内核、AXI到OCP和I2异步桥接、中断控制器以及电源管理等组件。其中，MPU子系统的集成允许高效的数据传输和处理，而时钟和复位分布则确保了系统的稳定运行。
1.1 Introduction：这部分概述了MPU子系统的基本概念和设计目标。
1.2 Features：列出了AM389x Sitara MPU的主要特性，如高性能ARM Cortex-A8内核、丰富的外设接口等。
1.2.1 Integration：讨论了MPU子系统如何与整个芯片的其他部分协同工作。
1.2.2 Clock and Reset Distribution：详细描述了时钟和复位信号在子系统中的分布方式。
1.2.3 ARM Subchip：介绍ARM内核及其相关功能。
1.2.4 AXI2OCP and I2 Async Bridges：解释了这些桥接器如何连接不同总线接口，实现数据交换。
1.2.5 Interrupt Controller：阐述了中断控制器的角色，它是系统响应外部事件的关键部分。
1.2.6 Power Management：讨论了功耗管理和低功耗模式。
1.2.7 Host ARM Address Map和ARM Programming Model：定义了ARM内核的地址空间布局及编程模型。
1.3 Memory Map Summary：这部分详细列出了L3和L4内存地图，以及TILER扩展地址映射和Cortex-A8的内存映射，对于理解内存访问至关重要。
1.4 System MMU（内存管理单元）：MMU提供了虚拟地址到物理地址的转换，支持硬件页面表管理，保证了多任务环境下内存的安全隔离。
1.4.1 MMU Overview：介绍了MMU的基本功能和作用。
1.4.2 MMU Integration：说明了MMU如何集成在AM389x系统中。
1.4.3 MMU Functional Description：深入解析了MMU的工作原理。
1.4.4 Low-level Programming Models：提供了MMU的编程模型和用法。
1.4.5 MMU Registers：列出了MMU的相关寄存器及其功能。
1.5 SGX530 Graphics Subsystem：这部分详细介绍了集成的SGX530图形处理器，用于图形渲染和用户界面支持。
1.5.1 SGX Overview：概述了SGX的架构和特性。
1.5.2 SGX Integration：描述了SGX如何与AM389x系统连接。
1.5.3 SGX Functional Description：详述了SGX的功能和操作。
1.5.4 SGX Registers：列出了SGX的寄存器，对调试和优化图形性能有重要作用。
1.6 Device Interrupts：这部分关注设备中断，是系统对外部事件响应的关键机制。
1.6.1 Interrupt Requests to Cortex-A8 MPU：解释了如何将中断请求传递给Cortex-A8内核。
AM389x Sitara ARM MPU具有高度集成的特性，包括强大的CPU、高效的内存管理和图形处理能力，以及精细的中断处理机制，适合于开发复杂的嵌入式应用。这份技术参考手册为开发者提供了全面的硬件理解和软件开发指导。
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17.3 Use Case................................................................................................................. 1620
17.3.1 PCIe Root Complex........................................................................................... 1620
17.3.2 PCIe End Point ................................................................................................ 1621
17.4 PCIe Registers........................................................................................................... 1622
17.4.1 Accessing Read-only Registers in Configuration Space................................................. 1622
17.4.2 Accessing EP Application Registers from PCIe RC ...................................................... 1622
17.4.3 Encoding of LTSSM State in DEBUG Registers .......................................................... 1623
17.4.4 PCIe Application Registers .................................................................................. 1624
17.4.5 Configuration Registers Common to Type 0 and Type 1 Headers ..................................... 1661
17.4.6 Configuration Type 0 Registers ............................................................................. 1664
17.4.7 Configuration Type 1 Registers ............................................................................. 1673
17.4.8 PCIe Capability Registers.................................................................................... 1681
17.4.9 PCIe Extended Capability Registers........................................................................ 1691
17.4.10 Message Signaled Interrupts Registers................................................................... 1700
17.4.11 Power Management Capability Registers ................................................................ 1702
17.4.12 Port Logic Registers......................................................................................... 1704
18 Power, Reset, and Clock Management (PRCM) Module........................................................ 1712
18.1 Introduction............................................................................................................... 1713
18.1.1 Device Power-Management Architecture Building Blocks .............................................. 1713
18.1.2 Module-Level Clock Management .......................................................................... 1714
18.1.3 Clock Domain.................................................................................................. 1717
18.1.4 Power Management .......................................................................................... 1719
18.2 Power Reset Clock Management Overview ......................................................................... 1721
18.2.1 Introduction .................................................................................................... 1721
18.2.2 Interfaces Description ........................................................................................ 1721
18.2.3 Power Control Interface ..................................................................................... 1721
18.2.4 FAPLL interface .............................................................................................. 1722
18.2.5 Device Control Interface ..................................................................................... 1722
18.2.6 Clocks Interface .............................................................................................. 1722
18.2.7 Resets Interface .............................................................................................. 1722
18.2.8 Modules Power Management Control Interface .......................................................... 1723
18.3 Device Modules and Power-Management Attributes List.......................................................... 1723
18.3.1 Active Power Domain Modules Attribute .................................................................. 1723
18.3.2 AlwaysOn Power Domain Modules Attribute ............................................................. 1723
18.3.3 Default Power Domain Modules Attribute ................................................................. 1725
18.3.4 SGX Power Domain Modules Attribute..................................................................... 1725
18.4 Clock Management ..................................................................................................... 1726
18.4.1 Terminology ................................................................................................... 1726
18.4.2 External Clock Sources to PRCM .......................................................................... 1726
18.4.3 Internal Clock Sources ....................................................................................... 1727
18.4.4 Clock Generation.............................................................................................. 1728
18.5 Reset Management ..................................................................................................... 1733
18.5.1 Overview ....................................................................................................... 1733
18.5.2 Reset Concepts and Definitions ............................................................................ 1733
18.5.3 Global Power-On (Cold) Reset ............................................................................. 1735
18.5.4 Global Warm Reset ........................................................................................... 1735
18.5.5 MPU Subsystem POR Sequence ........................................................................... 1736
18.5.6 MPU Subsystem Warm Sequence.......................................................................... 1737
18.6 Power Management..................................................................................................... 1737
18.6.1 Overview ....................................................................................................... 1737
18.6.2 Power Domains Management .............................................................................. 1739
18.6.3 Power Domain Transition Control .......................................................................... 1739
18.7 PRCM Registers......................................................................................................... 1740
16
Contents SPRUGX7C–March 2015
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Copyright © 2015, Texas Instruments Incorporated
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