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2019 PlantUML英文版教程：快速绘制UML与非UML图

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167页

PlantUML 是一款强大的图形化建模工具，特别适用于快速创建各种类型的 UML 图形，如序列图（Sequence Diagram）、用例图（Use Case Diagram）、类图（Class Diagram）、活动图（Activity Diagram）、组件图（Component Diagram）、状态图（State Diagram）、对象图（Object Diagram）、部署图（Deployment Diagram）、时间图（Timing Diagram），以及非 UML 类型的图表如线框界面图（Wireframe Graphical Interface）、Archimate 图、规格与描述语言（Specification and Description Language, SDL）、DITA 图、甘特图（Gantt Diagram）、思维导图（Mind Map Diagram）、工作分解结构图（Work Breakdown Structure, WBS）以及包含 AsciiMath 或 LaTeX 数学符号的数学图。它使用简洁直观的语言进行定义。在 PlantUML 的序列图（Sequence Diagram）部分，用户可以快速描绘两个或多个参与者之间的消息传递过程。参与者不需要事先声明，通过箭头表示交互。例如，使用 `->` 表示一个单向消息，`-->` 用于绘制带虚线的箭头，而 `<-` 和 `<--` 可以提高可读性但不会改变图形样式，但这仅适用于序列图，其他类型的图有其特定的规则。以下是一个基本示例： ```plaintext @startuml Alice->Bob: AuthenticationRequest Bob-->Alice: AuthenticationResponse Alice ``` 这个片段展示了 Alice 向 Bob 发送一个 AuthenticationRequest，然后 Bob 回应一个 AuthenticationResponse。通过这种方式，PlantUML 提供了一种灵活且高效的工具，让开发者能够在软件开发生命周期中快速绘制和理解系统的行为和交互。对于那些在 Visual Studio Code（VSCode）等集成开发环境（IDE）中使用 PlantUML 插件的用户，这尤其有用，因为它简化了图形化的模型创建过程。

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资源推荐

1.19 Lifeline Activation and Destruction 1 SEQUENCE DIAGRAM

1.19 Lifeline Activation and Destruction

The activate and deactivate are used to denote participant activation.

Once a participant is activated, its lifeline appears.

The activate and deactivate apply on the previous message.

The destroy denote the end of the lifeline of a participant.

@startuml

participant User

User -> A: DoWork

activate A

A -> B: << createRequest >>

activate B

B -> C: DoWork

activate C

C --> B: WorkDone

destroy C

B --> A: RequestCreated

deactivate B

A -> User: Done

deactivate A

@enduml

Nested lifeline can be used, and it is possible to add a color on the lifeline.

@startuml

participant User

User -> A: DoWork

activate A #FFBBBB

A -> A: Internal call

activate A #DarkSalmon

A -> B: << createRequest >>

activate B

B --> A: RequestCreated

PlantUML Language Reference Guide (1.2019.4) 15 / 166

1.20 Return 1 SEQUENCE DIAGRAM

deactivate B

deactivate A

A -> User: Done

deactivate A

@enduml

Autoactivation is possible and works with the return keywords:

@startuml

autoactivate on

alice -> bob : hello

bob -> bob : self call

bill -> bob #005500 : hello from thread 2

bob -> george ** : create

return done in thread 2

return rc

bob -> george !! : delete

return success

@enduml

1.20 Return

A new command return for generating a return message with optional text label. The point returned to is the point

that cause the most recently activated life-line. The syntax is simply return label where label, if provided, can be

PlantUML Language Reference Guide (1.2019.4) 16 / 166

1.21 Participant creation 1 SEQUENCE DIAGRAM

any string acceptable on conventional messages.

@startuml

Bob -> Alice : hello

activate Alice

Alice -> Alice : some action

return bye

@enduml

1.21 Participant creation

You can use the create keyword just before the first reception of a message to emphasize the fact that this message

is actually creating this new object.

@startuml

Bob -> Alice : hello

create Other

Alice -> Other : new

create control String

Alice -> String

note right : You can also put notes!

Alice --> Bob : ok

@enduml

1.22 Shortcut syntax for activation, deactivation, creation

Immediately after specifying the target participant, the following syntax can be used:

• ++ Activate the target (optionally a #color may follow this)

PlantUML Language Reference Guide (1.2019.4) 17 / 166

1.23 Incoming and outgoing messages 1 SEQUENCE DIAGRAM

• -- Deactivate the source

• ** Create an instance of the target

• !! Destroy an instance of the target

@startuml

alice -> bob ++ : hello

bob -> bob ++ : self call

bob -> bib ++ #005500 : hello

bob -> george ** : create

return done

return rc

bob -> george !! : delete

return success

@enduml

1.23 Incoming and outgoing messages

You can use incoming or outgoing arrows if you want to focus on a part of the diagram.

Use square brackets to denote the left "[" or the right "]" side of the diagram.

@startuml

[-> A: DoWork

activate A

A -> A: Internal call

activate A

A ->] : << createRequest >>

A<--] : RequestCreated

deactivate A

[<- A: Done

deactivate A

@enduml

PlantUML Language Reference Guide (1.2019.4) 18 / 166

1.24 Stereotypes and Spots 1 SEQUENCE DIAGRAM

You can also have the following syntax:

@startuml

[-> Bob

[o-> Bob

[o->o Bob

[x-> Bob

[<- Bob

[x<- Bob

Bob ->]

Bob ->o]

Bob o->o]

Bob ->x]

Bob <-]

Bob x<-]

@enduml

1.24 Stereotypes and Spots

It is possible to add stereotypes to participants using << and >>.

In the stereotype, you can add a spotted character in a colored circle using the syntax (X,color).

@startuml

participant "Famous Bob" as Bob << Generated >>

participant Alice << (C,#ADD1B2) Testable >>

Bob->Alice: First message

PlantUML Language Reference Guide (1.2019.4) 19 / 166

剩余166页未读，继续阅读

解释以下代码module enable ( input de_en_out, input rst, output reg io_en1,//对应各个指示位 output reg io_en2, output reg io_en3, output reg io_en4, output reg io_en5, output reg io_en6, output reg en//使能：停止全部记数 ); reg [2:0] state; always @ (negedge de_en_out or negedge rst) begin if(!rst) state <= 3'd0; else if(state==3'd6) state <= 3'd0; else state <= state + 1'b1; end always @ (state) begin case(state) 3'd0: begin io_en1<=0; io_en2<=0; io_en3<=0; io_en4<=0; io_en5<=0; io_en6<=0; en<=0; end 3'd1: begin io_en1<=1; io_en2<=0; io_en3<=0; io_en4<=0; io_en5<=0; io_en6<=0; en<=1; end 3'd2: begin io_en1<=0; io_en2<=1; io_en3<=0; io_en4<=0; io_en5<=0; io_en6<=0; en<=1; end 3'd3: begin io_en1<=0; io_en2<=0; io_en3<=1; io_en4<=0; io_en5<=0; io_en6<=0; en<=1; end 3'd4: begin io_en1<=0; io_en2<=0; io_en3<=0; io_en4<=1; io_en5<=0; io_en6<=0; en<=1; end 3'd5: begin io_en1<=0; io_en2<=0; io_en3<=0; io_en4<=0; io_en5<=1; io_en6<=0; en<=1; end 3'd6: begin io_en1<=0; io_en2<=0; io_en3<=0; io_en4<=0; io_en5<=0; io_en6<=1; en<=1; end default:begin io_en1<=0; io_en2<=0; io_en3<=0; io_en4<=0; io_en5<=0; io_en6<=0; en<=0; end endcase end endmodule

其中，输入端口有de_en_out和rst，输出端口有io_en1~io_en6和en。这个模块的功能是控制这些输出端口的状态，根据状态机的状态，控制相应的输出端口为高电平或低电平。当rst为低电平时，状态机的状态被设置为0；当de_...

val = (hdptx_i_bias_en | hdptx_i_bgr_en) << 16 | hdptx_i_bias_en | hdptx_i

首先，hdptx_i_bias_en和hdptx_i_bgr_en参与了逻辑或运算，并将结果作为高16位的值，即(hdptx_i_bias_en | hdptx_i_bgr_en) 。逻辑或运算会将两个运算数的对应位进行逻辑或操作，只要任一位为1，结果就为1。然后，...

编写一个带时钟的8×1024的RAM。输入端口:clk、rd_en、wr_en、addr、data_in 输出端口：data_out 要求：clk上升沿有效，rd_en、wr_en高电平有效并编写它的测试代码测试程序要求： 1）clk周期200ns，占空比50%； 2）rd_en、 wr_en高电平有效，高电平时间包含一个clk周期，且它们的上升沿与clk的下降沿对齐；

module ram_8kx8(clk, rd_en, wr_en, addr, data_in, data_out); parameter RAM_DEPTH = 8192; parameter RAM_WIDTH = 8; input clk, rd_en, wr_en; input [12:0] addr; input [RAM_WIDTH-1:0] data_in; output ...

代码解释assign data_en = phase_en_delay[16];

这行代码是将 `phase_en_delay[16]` 数组中的值赋值给 `data_en` 变量。其中 `phase_en_delay[16]` 表示一个长度为 16 的数组，存储了某些数据。而 `data_en` 表示一个变量，用于存储 `phase_en_delay[16]` 数组中的...

// 使用正则表达式匹配文本中的BUYER_NAME_EN if (Regex.IsMatch(text.Text, @"\bBUYER_NAME_EN\b")) { // 替换文本中的BUYER_NAME_EN text.Text = Regex.Replace(text.Text, @"\bBUYER_NAME_EN\b", "your_replacement_text"); } 这段代码无法判断BUYER_NAME_EN是否存在，文本中是包含了BUYER_NAME_EN，但在读取的时候是将它分为了BUYER_NAME_，E，N这3个字符串，这样导致我无法完整替换这段字符串，请告诉我怎么让BUYER_NAME_EN作为一个整体被认识

你可以使用正则表达式中的字符类，将BUYER_NAME_EN视为一个整体进行匹配。例如，使用以下正则表达式来匹配BUYER_NAME_EN： ``` \bBUYER_NAME_EN\b ``` 其中，`\b`表示单词边界，确保匹配的是一个完整的单词。这样...

解释这行代码 def decoder_eval(self, f_en): x1_1 = self.DB1_1(torch.cat([f_en[0], self.up_eval(f_en[0], f_en[1])], 1))

在这个方法中，首先使用`torch.cat`函数将`f_en[0]`和`self.up_eval(f_en[0], f_en[1])`拼接在一起，形成一个新的张量，然后将它作为输入传递给`self.DB1_1`模块，生成一个名为`x1_1`的输出张量。`up_eval`是一个上...

解释下列代码module fre_ctrl(clk,rst,count_en,count_clr,load); //端口列表 clr清零 output count_en,count_clr,load; //输出 input clk,rst; //输入端口 reg count_en,load; //定义数据类型 always @(posedge clk) //clk上升沿来时执行 begin if(rst) begin count_en=0; load=1; end else begin count_en=~count_en; load=~count_en; //load 信号的产生 end end assign count_clr=~clk&load; //count_clr 信号的产生 endmodule（逻辑功能描述） endmodule

count_en = ~count_en; load = ~count_en; //load 信号的产生 end end ``` 这里使用了always块，对时钟信号进行了边沿检测（posedge clk），根据rst信号的值对计数器的使能和加载信号进行控制。当rst为1时，...

给下列代码加注释和图形化界面module fifo #( parameter integer DWIDTH = 32, parameter integer AWIDTH = 4 ) ( input clock, reset, wr_en, rd_en, input [DWIDTH-1:0] data_in, output f_full, f_empty, output [DWIDTH-1:0] data_out ); reg [DWIDTH-1:0] mem [0:2**AWIDTH-1]; //parameter integer DEPTH = 1 << AWIDTH; //wire [DWIDTH-1:0] data_ram_out; //wire wr_en_ram; //wire rd_en_ram; reg [AWIDTH-1:0] wr_ptr; reg [AWIDTH-1:0] rd_ptr; reg [AWIDTH-1:0] counter; wire [AWIDTH-1:0] wr; wire [AWIDTH-1:0] rd; wire [AWIDTH-1:0] w_counter; //Write pointer always@(posedge clock) begin if (reset) begin wr_ptr <= {(AWIDTH){1'b0}}; end else if (wr_en && !f_full) begin mem[wr_ptr]<=data_in; wr_ptr <= wr; end end //Read pointer always@(posedge clock) begin if (reset) begin rd_ptr <= {(AWIDTH){1'b0}}; end else if (rd_en && !f_empty) begin rd_ptr <= rd; end end //Counter always@(posedge clock) begin if (reset) begin counter <= {(AWIDTH){1'b0}}; end else begin if (rd_en && !f_empty && !wr_en) begin counter <= w_counter; end else if (wr_en && !f_full && !rd_en) begin counter <= w_counter; end end end assign f_full = (counter == 4'd15)?1'b1:1'b0;//DEPTH- 1) ; assign f_empty = (counter == 4'd0)?1'b1:1'b0;//{AWIDTH{1'b0}}); assign wr = (wr_en && !f_full)?wr_ptr + 4'd1:wr_ptr + 4'd0; assign rd = (rd_en && !f_empty)?rd_ptr+ 4'd1:rd_ptr+ 4'd0; assign w_counter = (rd_en && !f_empty && !wr_en)? counter - 4'd1: (wr_en && !f_full && !rd_en)? counter + 4'd1: w_counter + 4'd0; //assign wr_en_ram = wr_en; //assign rd_en_ram = rd_en; assign data_out = mem[rd_ptr];//data_ram_out; /* dp_ram #(DWIDTH, AWIDTH) RAM_1 ( .clock(clock), .reset(reset), .wr_en(wr_en_ram), .rd_en(rd_en_ram), .data_in(data_in), .wr_addr(wr_ptr), .data_out(data_ram_out), .rd_addr(rd_ptr) ); */ endmodule

input clock, reset, wr_en, rd_en, input [DWIDTH-1:0] data_in, output f_full, f_empty, output [DWIDTH-1:0] data_out ); reg [DWIDTH-1:0] mem [0:2**AWIDTH-1]; // 声明一个深度为2**AWIDTH的寄存器数组...

struct { unsigned int rtc_alarm:1; unsigned int rtc_alarm_en:1; unsigned int rtc_calibration_en:1; unsigned int up_report_en:1; unsigned int save_en:1; unsigned int int_isr:1; unsigned int match_network_en:1; unsigned int matching_en:1; unsigned int report_plan:1; unsigned int report_manual_feed:1; unsigned int report_feed_status:1; unsigned int report_feed_result:1; unsigned int report_bat_value:1; unsigned int report_charge_status:1; unsigned int report_fault:1; unsigned int report_weight:1; }flag;

- rtc_alarm_en: RTC的闹钟使能是否开启 - rtc_calibration_en: RTC的校准功能是否开启 - up_report_en: 是否开启上报功能 - save_en: 是否开启保存功能 - int_isr: 是否发生中断 - match_network_en: 是否开启网络...

always@ (posedge sys_clk or negedge rst_n) if(!rst_n) din <= 8'b00000000; else if(control == 10'b01111_11111 || control == 10'b10111_11111) //din <= 8'b11110000; din <= data_D_out; else //din <= 8'b00001111; din <= data_out; always@ (posedge sys_clk or negedge rst_n) if(!rst_n) begin wr_en <= 1'b1; rd_en <= 1'b0; end else if(full) wr_en <= 1'b0; else if(empty) rd_en <= 1'b0; else begin wr_en <= 1'b1; rd_en <= 1'b1; end

第二个 always 块也通过时钟和复位信号控制 wr_en 和 rd_en 的值，用于控制读写操作。当复位信号 rst_n 失能时，wr_en 被置为 1，rd_en 被置为 0；当缓存已满时，wr_en 被置为 0；当缓存为空时，rd_en 被置为 0；...

module memory( input clk, input [7:0]data_in, input [7:0]address, input write_en, input read_en, output reg[7:0]data_out ); reg[7:0]mem[0:255]; always@(posedge clk) begin if(write_en) mem[address]<=data_in; if(read_en) data_out<=mem[address]; end endmodule 的测试程序

memory mem(clk, data_in, address, write_en, read_en, data_out); initial begin clk = 0; write_en = 0; read_en = 0; data_in = 0; address = 0; // Write data to memory write_en = 1; data_in = 8'...

代码改错 // 信道编码模块 // 功能：实现信道编码功能 // // // module code_en_top( input clk_bs, //工作时钟 input bs_en, //位同步信号 input [N-1:0] en_code_in_d, //编码前数据输入 input en_code_in_en, //编码前数据有效信号输入 output reg [N:0] en_code_out_d, //编码后数据输出 output reg en_code_out_en, //编码后数据有效信号输出 output reg flag_p, output reg flag_n, ); reg [N-1:0] shift_reg; // 移位寄存器 reg [N-1:0] poly1 = {1'b1, 1'b0, 1'b1}; // 多项式1 reg [N-1:0] poly2 = {1'b1, 1'b1, 1'b1}; // 多项式2 always @(posedge clk_bs) begin if(bs_en) begin pulse <= 1'b1; end else begin pulse <= 1'b0; end if(bs_en) begin en_code_out_d <= {en_code_out_d[N-1:0], en_code_in_d}; end assign en_code_out_d = {shift_reg[0], shift_reg[1], shift_reg[2], shift_reg[3], shift_reg[4], shift_reg[4]^shift_reg[2]^shift_reg[1], shift_reg[4]^shift_reg[3]^shift_reg[2]^shift_reg[1]}; if(bs_en) begin shift_reg <= {shift_reg[N-2:0], en_code_in_d}; end end endmodule

en_code_out_en <= en_code_in_en; end else begin en_code_out_en ; end flag_p <= shift_reg[0]; flag_n <= shift_reg[N-1]; shift_reg <= {shift_reg[N-2:0], shift_reg[N-1]^shift_reg[2]^shift_reg[1]...

用targetDoc.MainDocumentPart.Document.Descendants<Text>() 读取文档，遇到BUYER_NAME_EN，将它分为了BUYER_NAME_，E，N这3个字符串，导致我无法判断文本里是否包含BUYER_NAME_EN，我需要怎样做可以将我文本里是BUYER_NAME_EN替换为指定字符

你可以使用正则表达式来替换文本中的BUYER_NAME_EN，以下是一个示例代码： ```c# using DocumentFormat.OpenXml.Packaging; using DocumentFormat.OpenXml.Wordprocessing; using System.Text.RegularExpressions; ...

select * from ( SELECT t_information.information_id , information_title , published_start_date , published_end_date , information_description , published_flag , popup_flg , t_information.deleted_by , t_information.deleted_at , information_en_title , information_en_description , information_flag FROM t_information left JOIN t_information_en ON t_information.information_id = t_information_en.information_id) a where a.information_id = '76e53a91-c218-48fd-8a40-375993000d06';

根据你提供的SQL查询语句，你想要从两个表（t_information和t_information_en）中选择特定的列，并且通过左连接将它们关联起来。然后，你想要从结果中选择信息ID为'76e53a91-c218-48fd-8a40-375993000d06'的行。以下...

HAL_GPIO_WritePin(MOTOR_EN_GPIO_PORT,MOTOR_EN_PIN,x)什么意思

HAL_GPIO_WritePin(MOTOR_EN_GPIO_PORT, MOTOR_EN_PIN, x)是一个函数调用，用于控制电机使能引脚的输出状态。其中，`MOTOR_EN_GPIO_PORT`表示电机使能引脚所在的GPIO端口，`MOTOR_EN_PIN`表示电机使能引脚的编号，`x...

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#define RS485_EN RS485_EN_PORT,RS485_EN_PIN

TILT_INT_EN FLIP_INT_EN ANYM_INT_EN SHAKE_INT_EN TILT_35_INT_EN

val = (hdptx_i_bias_en | hdptx_i_bgr_en) << 16 | hdptx_i_bias_en | hdptx_i

代码解释assign data_en = phase_en_delay[16];

解释这行代码 def decoder_eval(self, f_en): x1_1 = self.DB1_1(torch.cat([f_en[0], self.up_eval(f_en[0], f_en[1])], 1))

module memory( input clk, input [7:0]data_in, input [7:0]address, input write_en, input read_en, output reg[7:0]data_out ); reg[7:0]mem[0:255]; always@(posedge clk) begin if(write_en) mem[address]<=data_in; if(read_en) data_out<=mem[address]; end endmodule 的测试程序

用targetDoc.MainDocumentPart.Document.Descendants<Text>() 读取文档，遇到BUYER_NAME_EN，将它分为了BUYER_NAME_，E，N这3个字符串，导致我无法判断文本里是否包含BUYER_NAME_EN，我需要怎样做可以将我文本里是BUYER_NAME_EN替换为指定字符

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