"一种基于Bang-Bang鉴相器的全数字锁相环的设计"
在当前集成电路技术的快速发展背景下，System on Chip (SoC) 已成为主流设计，而锁相环(PLL)作为SoC中的核心组件，对于时钟生成、时钟分布和时钟同步起着至关重要的作用。传统的电荷泵锁相环(CPPLL)在新型CMOS工艺节点下面临设计挑战，因此，全数字锁相环成为了新的研究焦点。
本文介绍了一种基于Bang-Bang鉴相器(Bang-Bang Phase Detector, BBPD)的全数字锁相环设计。相较于基于时间数字转换器(TDC)的全数字锁相环，BBPD结构简单，功耗低，且对工艺、电压和温度(PVT)变化的敏感度较低。在整数架构的全数字锁相环中，采用Bang-Bang鉴相器能有效减少设计复杂性，缩小芯片面积，并缩短设计周期。
系统架构设计如图1所示，该全数字锁相环由以下几个关键部分组成：
1. **Bang-Bang鉴相器**：鉴相器是锁相环的核心，它比较输入参考信号和本地振荡器的相位差，产生相应的控制信号。Bang-Bang鉴相器通常使用D触发器实现，提供二进制相位比较，其输出只有两种状态，表示输入信号的相位超前或滞后。
2. **自动频率控制(AFC)**：根据鉴相器的输出调整数控振荡器(NCO)的频率，以减小相位误差，确保快速锁定。
3. **增益可调的数字滤波器**：滤波器用于平滑鉴相器的输出，消除高频噪声并控制环路带宽。增益可调允许优化不同工作条件下的性能。
4. **锁定状态监测器**：检测锁相环是否已成功锁定，提供锁定状态的指示，防止系统在未锁定状态下工作。
5. **宽振荡范围的数控振荡器**：NCO生成与输入参考信号同步的输出信号，其频率范围决定了锁相环的灵活性和应用范围。
通过采用SMIC55 CMOS工艺进行仿真，该全数字锁相环实现了1.76至3.4 GHz的频率输出范围。在2.5 GHz时，锁相环能在37.5 μs内锁定，AFC调整时间为35 μs，环路调整时间为2.5 μs，相位噪声达到-112 dBc/Hz@1 MHz，整体功耗仅为11.4 mW。
该设计得益于Bang-Bang鉴相器的特性，实现了高性能、低功耗和快速锁定。结合自动频率控制和可调增益滤波器，整个系统能够适应不同的工作环境，满足SoC中对时钟精度和稳定性的需求。这种全数字锁相环方案不仅适用于高性能SoC设计，也为未来更先进的工艺节点下的锁相环设计提供了新的思路。
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