ISE14.7中PLL实验：掌握FPGA时钟倍频与分频

在ISE14.7环境下进行的PLL实验针对的是FPGA设计初学者，他们可能会对仅有的50MHz时钟输入感到困惑，因为FPGA通常需要更高频率的时钟才能支持如100MHz或150MHz的工作。PLL（锁相环路）是FPGA芯片中的核心模块，用于实现频率变换，即倍频或分频功能，以适应不同设计需求。PLL技术虽复杂，但在实际应用中至关重要。 实验环境包括Windows 7 SP1的64位操作系统、Xilinx ISE Design Suite 14.7工具包，以及黑金动力社区提供的多种AX系列FPGA开发板，如AX309、AX516、AX545和AX530。此外，实验需要用到示波器来测量PLL输出的时钟频率。 Spartan-6系列FPGA，例如在黑金开发板上，每个芯片通常内置了多个PLL，多达12个，这为系统提供了强大的时钟管理和外部系统时钟管理，以及高速IO通信能力。PLL可以接受来自同一Bank的时钟输入或其他PLL的输出，并且能生成单端或差分时钟信号，通过BUFG驱动外部IO口。 值得注意的是，Spartan-6的每个PLL最多可以提供6个输出，但VCO（电压控制振荡器）的工作频率必须一致适用于所有的输出计数器。实验目标是通过配置PLL以生成不同频率的时钟，如50MHz、100MHz、25MHz、75MHz等，然后通过FPGA的普通IO口输出，并使用示波器进行测量，以验证PLL的实际工作效果。 在实验步骤中，首先创建一个名为"pll_test"的新工程，然后在工程目录中添加PLL IP。这涉及在设计界面右键点击并选择"New"，在随后的弹出窗口中选择"IP (CORE Generation)"，以便集成PLL IP core到设计中。通过这个过程，学生可以学习如何在ISE中有效地使用PLL IP以及如何配置它以满足特定的时钟需求。 总结来说，此实验旨在帮助学习者熟悉PLL的基本原理，掌握在实际FPGA设计中使用PLL进行频率转换的方法，以及如何通过Xilinx ISE工具进行IP core的集成与配置。通过实践，他们可以更好地理解如何利用PLL来扩展和优化FPGA的时钟管理能力。