64Mbits DDR SDRAM详解：Elpida EDS6416GHTA/CHTA规格与特性

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DDR SDRAM是一种高性能的动态随机存取内存，主要用于计算机系统中的高速数据存储。在这个文档中，主要介绍了Elpida公司的两款64Mbit SDRAM产品：EDS6416GHTA和EDS6416CHTA。这些内存芯片具有以下关键特性： 1. 供电选项：EDS6416GHTA采用3.3伏特供电，而EDS6416CHTA则为2.5伏特，支持低电压设计，以节省能源并提高能效。 2. 时钟频率：最大工作频率可达166MHz，或者降低至133MHz，这允许它们在高频率下运行，以满足不同的性能需求。 3. 接口与控制：单脉冲模式(RAS)和16位组织，支持4个独立且同时工作的银行，使得数据读写操作高效且灵活。提供了两种类型的突发读写序列：顺序模式（BL=1,2,4,8,full page）和交错模式（BL=1,2,4,8），增加了内存访问的多样性。 4. CAS延迟时间：通过可编程的CAS (Column Address Strobe) 延迟时间，可以设置为2级或3级，以优化数据访问速度。 5. 字节控制：利用UDQM (Uncore Data Qualifier Multibank) 和 LDQM (Load Data Qualifier Multibank) 进行字节级别的控制，增强了数据管理能力。 6. 刷新机制：支持两种刷新模式，即4096次刷新周期每64毫秒的标准刷新和自动刷新、自刷新功能，以保持数据的稳定性。 7. 封装：采用无铅54针塑料TSOP-II封装，符合RoHS（Restriction of Hazardous Substances）标准，注重环保和安全。 8. 引脚配置：文档详细列出了各个引脚的功能和状态，这对于硬件设计工程师来说是至关重要的设计参考。这份文档提供了关于DDR SDRAM的深入技术细节，对于从事相关硬件开发的工程师来说，它是理解并优化内存子系统性能的关键参考资料。了解这些参数和特性有助于他们根据项目需求选择合适的内存解决方案，并进行有效的系统集成和优化。

EDS6416GHTA, EDS6416CHTA

Data Sheet E0439E60 (Ver.6.0)

Block Diagram

Clock

Generator

Mode

Command Decoder

Control Logic

Row

Address

Buffer

Refresh

Counter

Column

Address

Buffer

Burst

Counter

Data Control Circuit

Latch Circuit

Input & Output

Buffer

DQM

CLK

CKE

Address

/CS

/RAS

/CAS

/WE

Bank 3

Bank 2

Bank 1

Sense Amplifier

Column Decoder &

Latch Circuit

Bank 0

Row Decoder

EDS6416GHTA, EDS6416CHTA

Data Sheet E0439E60 (Ver.6.0)

Pin Function

CLK (input pin)

CLK is the master clock input. Other inputs signals are referenced to the CLK rising edge.

CKE (input pins)

CKE determine validity of the next CLK (clock). If CKE is high, the next CLK rising edge is valid; otherwise it is

invalid. If the CLK rising edge is invalid, the internal clock is not issued and the Synchronous DRAM suspends

operation.

When the Synchronous DRAM is not in burst mode and CKE is negated, the device enters power down mode.

During power down mode, CKE must remain low.

/CS (input pins)

/CS low starts the command input cycle. When /CS is high, commands are ignored but operations continue.

/RAS, /CAS, and /WE (input pins)

/RAS, /CAS and /WE have the same symbols on conventional DRAM but different functions. For details, refer to the

command table.

A0 to A11 (input pins)

Row Address is determined by A0 to A11 at the CLK (clock) rising edge in the active command cycle.

Column Address is determined by A0 to A7 at the CLK rising edge in the read or write command cycle.

A10 defines the precharge mode. When A10 is high in the precharge command cycle, all banks are precharged;

when A10 is low, only the bank selected by BA0 and BA1 is precharged.

When A10 is high in read or write command cycle, the precharge starts automatically after the burst access.

BA0 and BA1 (input pin)

BA0 and BA1 are bank select signal (BS). (See Bank Select Signal Table)

[Bank Select Signal Table]

BA0 BA1

Bank 0 L L

Bank 1 H L

Bank 2 L H

Bank 3 H H

Remark: H: VIH. L: VIL.

UDQM and LDQM (input pins)

UDQM and LDQM control input/output buffers. UDQM and LDQM control upper byte (DQ8 to DQ15) and lower byte

(DQ0 to DQ7).

DQ0 to DQ15 (input/output pins)

DQ pins have the same function as I/O pins on a conventional DRAM.

VDD, VSS, VDDQ, VSSQ (Power supply)

VDD and VSS are power supply pins for internal circuits. VDDQ and VSSQ are power supply pins for the output

buffers.

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