FPGA主串配置电路详解与关键点分析

本文主要介绍了FPGA的常用配置电路，特别是主串模式的配置方法，包括FPGA和PROM芯片的管脚功能、配置电路的关键点以及JTAG链的完整性。 在FPGA的设计与应用中，配置电路是至关重要的部分，它决定了FPGA在系统中的初始化行为。主串模式是最常见的FPGA配置模式。在这种模式下，FPGA通过CCLK管脚接收来自PROM（可编程只读存储器）的工作时钟，并在每个CCLK的上升沿，通过DIN管脚接收PROM的配置数据。即使PROM芯片支持并行配置，也会利用其串行配置功能。 图5-12展示了Spartan3E FPGA的主串配置电路。在这个电路中，有几类关键管脚需要注意。M[2:0]模式选择管脚在配置过程中应设为全0，INIT_B变高时也需保持此状态。一旦配置完成且DONE管脚变高，这些管脚可以作为普通I/O使用。HSWAP管脚用于控制I/O管脚的上拉电阻，在配置期间应保持不变，配置完成后可作为普通I/O使用。DOUT管脚在单芯片配置中通常悬空，仅在多芯片配置中发挥作用。 表5-5和表5-6分别详细解释了FPGA和PROM芯片在主串模式下的管脚功能。理解这些管脚的作用对于正确配置FPGA至关重要。 主串配置电路的正确运行依赖于三个关键点：JTAG链的完整性、电源电压的设置以及CCLK信号的考虑。JTAG链的完整性意味着所有设备的TMS、TCK管脚必须连在一起，形成一个闭合回路，确保TDI到TDO的信号能够正确传递。在图5-12所示的配置电路中，JTAG链从连接器的TDI开始，经过FPGA和PROM，最后回到连接器的TDO，确保了数据的连续传输。 FPGA的主串配置电路涉及到多个硬件接口和信号路径的协调，理解这些细节对于实现FPGA的正确初始化至关重要。设计者必须确保电源电压的稳定，CCLK信号的准确，以及JTAG链的完整，以保证FPGA能够成功加载配置数据并正常工作。