Hi3521A/Hi3520DV300：以太网收发帧管理与DDR配置

"Hi3521A/Hi3520DV300 H.264编解码处理器用户指南" 这篇文档是关于Hi3521A和Hi3520DV300这两款H.264编解码处理器的用户指南，由深圳市海思半导体有限公司编写。该处理器主要应用于视频编解码领域，提供了详细的芯片特性和功能描述，适合电子产品设计和维护人员以及元器件销售人员阅读。 在5.3章节中，文档提到了GSF（Gigabit Switch Fabric）千兆以太网交换接口的数据流结构。控制单元通过描述子队列缓存区管理数据传输，其中包含下行报文和上行报文的缓存区。这些缓存区与AXI（Advanced eXtensible Interface）总线、RMII/RGMII接口、TxMAC（Transmit Media Access Control）和RxMAC（Receive Media Access Control）一起，构成了数据传输的核心路径。 5.4章节进一步详细阐述了网口功能配置。以太网收发帧管理功能由CPU通过配置描述子队列缓存区来实现。在接收时，Ethernet能够识别并接收来自外部网络的数据包，根据CPU设定的报文缓存信息，如起始地址和缓存深度，将合法的包存储到DDR（Double Data Rate）内存中。而在发送时，Ethernet利用同样的缓存信息，从DDR中提取数据，组装成帧并发送到网络。 5.4.2节关注的是收发DDR缓冲区描述子队列配置。CPU需要为发送和接收分别配置不同的缓冲区队列，每个队列的起始地址以word地址表示，一个描述子包含4个word，其中一个描述子对应一个报文缓存信息。表5-1展示了收发缓冲区描述子的前两个word的具体内容。 此处理器用户指南还强调，除非有特别约定，否则文档内容并不构成任何明示或默示的担保，且内容可能会因产品升级等原因进行更新。此外，文档中使用的符号和约定也进行了说明，帮助读者更好地理解内容。 Hi3521A和Hi3520DV300处理器的用户指南提供了一套详细的参考，涵盖了芯片的逻辑结构、接口时序、寄存器定义、管脚定义以及性能参数，对于开发基于这些处理器的视频处理系统至关重要。