三维IP核测试时间优化策略：预绑与后绑减少3.17%~38.18%

本文主要探讨了三维IP核在系统级芯片(SoC)设计中的应用，特别是针对三维IP核绑定前后总测试时间的优化方法。SoC设计中，通过复用Intellectual Property (IP)核可以显著提高集成度和加速产品上市时间，但也带来了复杂的测试挑战。由于三维IP核的特性，传统的测试方法往往难以通过芯片的输入输出引脚直接访问，这导致测试效率降低。 论文的核心研究目标是提出一种有效策略，旨在减少三维IP核在绑定前和绑定后的测试总时间。作者首先阐述了问题背景，强调了在现有设计中，测试总时间的优化对于缩短芯片上市周期的重要性。然后，他们提出了两个关键的算法： 1. BFD算法：全称为"Balanced Filling Distribution"算法。该算法将三维IP核的所有扫描元素投影到一个平面上，通过对这些元素进行优化分布，将其分配到不同的测试外壳扫描链中。这一过程有助于减少绑定后的测试时间，因为更有效的布局能够减少测试路径的复杂性，从而提高测试效率。 2. AL算法：即"Allocate Layer"算法。它关注的是在绑定前阶段，如何将扫描元素均匀地分配到各个电路层中。通过这种方式，不仅可以平衡绑定前各条测试外壳扫描链的长度，降低测试时间，而且还能减少测试信号通过通过硅通孔TSVs（Through Silicon Vias）的数量，进一步节省测试成本。此外，AL算法还试图使各层电路中扫描元素的总长度尽可能相等，以实现更好的资源利用和整体性能。 实验结果显示，与当前国际上普遍采用的方法相比，所提出的测试时间优化方法显著降低了3.17%至38.18%的总测试时间，证明了其在实际应用中的有效性。同时，三维IP核各层电路中的扫描元素分布更加均衡，这有利于提高测试的稳定性和整体性能。 总结来说，这篇论文提供了对于三维IP核在SoC设计中测试时间优化的重要策略，不仅提升了测试效率，也为解决SoC测试挑战提供了新的解决方案。这对于提升集成电路设计的整体质量和生产效率具有重要意义。