湖南大学RISC-V汇编器设计与实现-施园

施园同学在2016年8月1日进行了一项关于RISC-V基本指令集汇编器的设计与实现的实验，该实验隶属于智能1602班级，学号为201608010723。实验的主要目的是设计并实现一个模拟RV32整数指令集的汇编器，负责将汇编语言转换为机器语言，即二进制代码。 实验要求在硬件层面使用VHDL或Verilog语言进行设计，同时支持C/C++或SystemC作为软件设计语言，也可选择其他高级语言如Chisel或MyHDL。报告形式需采用Markdown或PDF文档，以清晰地展示设计过程和结果。 实验过程中，汇编器的核心任务是解析汇编语言源代码，如使用标号指示语句位置，助记符表示操作码，以及标识符表示操作数。汇编器需要处理标号，包括存储标号和地址对应关系，确保在后续的指令生成中能够正确定位。对于操作码，汇编器需要生成相应的二进制编码，处理操作数可能为寄存器编号或立即数，涉及符号表的查询和偏移量计算。 具体操作步骤包括： 1. 初始化地址计数器addr_counter。 2. 遍历汇编程序文件file.asm，逐行读取并解析。 3. 对于标号，记录其位置并更新符号表；若后续汇编语句需要此标号，进行相应的处理。 4. 对于操作码助记符，生成其对应的二进制编码，根据操作数类型（如寄存器或立即数）决定操作数的处理方式。 5. 如果操作数是标号，查找符号表计算偏移量，如果没有查找到，记录未决汇编语句及其地址。 6. 在整个过程中，汇编器通过writeWord函数将生成的二进制代码写入内存，供后续链接器处理。 施园同学还分享了实验的部分测试结果，通过写入特定的16位数据，验证了汇编器的功能。这次暑假期间的挑战性实验不仅锻炼了他的编程技能，也加深了对RISC-V指令集和汇编器工作原理的理解。 总结来说，这个实验涉及到基础的计算机系统架构、低级语言处理、编译器设计以及软硬件协同工作，是一次理论与实践相结合的宝贵学习经历。