两阶段时钟屏蔽策略：显著降低测试功耗

本文主要探讨了在2007年的论文《采用时钟屏蔽策略降低测试功耗》中，作者胡殿伟和向点针对降低数字电路测试中的功耗问题提出了一种创新的解决方案。他们在现有的两级扫描结构基础上引入了时钟屏蔽策略，并进一步发展出一种改进策略。该策略的核心是根据测试激励压缩条件和测试响应压缩条件将电路划分为若干个子电路，每个时钟周期仅激活部分子电路，从而减少峰值功耗。 传统的全扫描测试方法在每个时钟周期内都会对整个电路进行测试，这导致了较高的功耗消耗。而通过时钟屏蔽策略，作者们能够有效地限制测试期间电路的活跃状态，特别是在捕获阶段，峰值功耗显著降低，具体表现为总功耗平均降低到全扫描的0.39%，峰值功耗平均降低到全扫描的16.26%，捕获阶段的峰值平均降低到全扫描的10.97%。这些数据表明，多级时钟屏蔽策略在降低测试功耗和优化扫描测试成本方面具有明显的优势。 论文的研究背景着重于提高能源效率，尤其是在电子设备的测试阶段，功耗控制是至关重要的。时钟屏蔽作为一种低功耗测试技术，对于节能减排、提高电路设计的能效比具有重要意义。它不仅适用于硬件测试，也可能对嵌入式系统、物联网设备等领域的能源管理有所启发。 本文的研究方法和成果对于设计和实施高效的电路测试方案具有实用价值，特别是在现代电子产品对功耗敏感的背景下。此外，该研究还可能推动电路设计者们进一步探索并开发新的测试策略，以适应不断增长的绿色计算和可持续技术需求。这篇论文被收录在《清华大学学报（自然科学版）》2007年第47卷第7期，为中国分类号TN407的范畴，使用了文献标识码A，文章编号为1000-0054(2007)07-1216-04。 这篇文章深入探讨了时钟屏蔽技术在降低数字电路测试功耗方面的有效性，展示了其在减少测试成本和提升能源效率方面的实际应用潜力。这对于关注能源效率和可持续性的科研人员和工程师来说是一篇值得深入阅读和参考的重要文献。