具体硬件设计步骤如下:
1)、在 Quartus II 中建立一个工程命名为:smallCore,器件设置为 EP3C55F484C8;
2)、以原理图输入方式建立空白顶层模块,并保持;
3)、打开 SOPC Builder,命名 SOPC 系统名称为 nios2system,开始建立 NIOS II 系统。
4)、双击 SOPC Builder 主界面左侧中的“Nios II Processor”,出现 Nios II CPU 的配置向导
对话框,如图 1.4 所示,在这里可以有三种 Nios II CPU 选择,我们选择快速型的 Nios II/f,不
使用硬件乘法器及除法器。然后单击 Next 进入下一步配置;Instruction Cache 项中选择 2
Kbytes ,在 Data Cache 项中选择 512 Bytes,单击 Next 进行下一步配置;在“Advanced
Features”和“MMU and MPU Settings”选项卡中选择默认参数,然后单击 Next,到了“JTAG
Debug Module”选项卡,如图 1.6 所示。这里是选择 JTAG 调试接口,选择默认的模式 Level
1,然后单击 Next,到了“Custom Instruction”选项卡,也选择默认参数,最后单击 Finish 完
成对 Nios II CPU 的配置。
5)、添加了 Nios II CPU 内核后,选中 Module Name 下的 cpu_0,单击鼠标右键,在 Rename
项中可以重命名 cpu_0 的名称为 cpu,并在“Clock Settings”一栏中将 clk_0 名称改为 clk。
6)、双击在 SOPC Builder 主界面左侧中的 Bridges and Adapters→Memory Mapped→Avalon-
MM Clock Crossing Bridge,出现 Clock Crossing Bridge 的配置向导对话框,在“Slave-to-Master
FIFO”中的 FIFO depth 中选择 64。单击“finish”退出配置对话框,并重命名 clock_crossing_0
的名称为 clock_crossing。
7)、双击在 SOPC Builder 主界面左侧中的 Memories and Memory Controllers→SDRAM→
DDR SDRAM High Performance Controller,出现 DDR SDRAM High Performance Controller 的
配置向导对话框。修改“General Settings”选项卡的参数配置,参数修改如下:
Speed grade:8
PLL reference clock frequency:85
Memory clock frequency:100
Local interface clock frequency:full
修改“Modify Parameters”: DDR SDRAM 控制器参数,参数修改如下:
Total Memory interface DQ width:16
Memory vendor:other